二值VGG卷積神經(jīng)網(wǎng)絡加速器優(yōu)化設計
所屬分類：技術論文
上傳者：aetmagazine
文檔大小：437 K
標簽： 優(yōu)化設計 二值卷積神經(jīng)網(wǎng)絡 FPGA加速器
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文檔介紹：基于FPGA的二值卷積神經(jīng)網(wǎng)絡加速器研究大多是針對小尺度的圖像輸入，而實際應用主要以YOLO、VGG等大尺度的卷積神經(jīng)網(wǎng)絡作為骨干網(wǎng)絡。通過從網(wǎng)絡拓撲、流水線等層面對卷積神經(jīng)網(wǎng)絡硬件進行優(yōu)化設計，從而解決邏輯資源以及性能瓶頸，實現(xiàn)輸入尺度更大、網(wǎng)絡層次更深的二值VGG神經(jīng)網(wǎng)絡加速器。采用CIFAR-10數(shù)據(jù)集對基于FPGA的VGG卷積神經(jīng)網(wǎng)絡加速器優(yōu)化設計進行驗證，實驗結果表明系統(tǒng)實現(xiàn)了81%的識別準確率以及219.9 FPS的識別速度，驗證了優(yōu)化方法的有效性。
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