基于HITOC DK與3DIC Integrity的3DIC芯片物理設(shè)計(jì)
所屬分類(lèi)：技術(shù)論文
上傳者：aetmagazine
文檔大小：832 K
標(biāo)簽： 3D異構(gòu)集成 邏輯堆疊邏輯 Hybrid Bonding
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文檔介紹：使用了Cadence 3DIC Integrity工具，并結(jié)合芯盟特有的HITOC(Heterogeneous Integration Technology On Chip) Design Kit，進(jìn)行了3DIC(3D異構(gòu)集成)邏輯堆疊邏輯類(lèi)型芯片的后端實(shí)現(xiàn)。項(xiàng)目中對(duì)于Cadence 3DIC Integrity工具中的proto seeds(即最小分布單元)進(jìn)行了拆分、分布、定義等方面的研究?jī)?yōu)化；并且對(duì)于頂層電源規(guī)劃與Hybrid Bonding bump間的布線(xiàn)排列進(jìn)行了算法優(yōu)化，在不影響電源網(wǎng)絡(luò)強(qiáng)壯性的情況下盡可能多地獲得Hybrid Bonding bump數(shù)量，從而增加了top die與bottom die間的端口數(shù)。最終結(jié)果顯示，在與傳統(tǒng)2D芯片實(shí)現(xiàn)的PPA(性能、功耗、面積)對(duì)比中，本實(shí)驗(yàn)獲得了頻率提升12%、面積減少11.2%、功耗減少2.5%的收益。
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