基于Liberate+Tempus的先進老化時序分析方案
所屬分類：技術論文
上傳者：aetmagazine
文檔大?。?span>766 K
標簽： 芯片老化 靜態(tài)時序分析 Tempus
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文檔介紹：在先進工藝節(jié)點(7 nm，5 nm及以下)下，電路老化已經成為制約芯片性能和可靠性的“卡脖子”難題。老化效應將導致器件延時增大，進而產生時序違例的風險。數(shù)字電路設計工程師需要在時序分析中預判老化后的時序情況，并針對性地設置時序裕量，才能確保芯片在服役期限中可靠地運行。鑒于此，導入基于Liberate+Tempus的考慮老化效應的靜態(tài)時序分析(aging-aware STA)方案。評估結果顯示，該方案能在兼顧效率、準確性、多樣場景老化時序分析的同時實現(xiàn)時序裕量釋放，為達成具備更高可靠性和更佳性能的先進芯片設計提供有力依據。
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