基于PG網(wǎng)絡(luò)的全流程優(yōu)化在高性能CPU內(nèi)核中的應(yīng)用
所屬分類：技術(shù)論文
上傳者：zhoubin333
文檔大?。?span>1548 K
標(biāo)簽： 芯片設(shè)計 flash PG IR Drop 修復(fù)
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文檔介紹：隨著高性能計算芯片的集成度不斷提高以及工藝的進(jìn)步， 金屬連線的寬度越來越窄，芯片電源網(wǎng)絡(luò)上電阻增加和高密度的邏輯門單元同時有邏輯翻轉(zhuǎn)動作時會在電源網(wǎng)絡(luò)上產(chǎn)生電壓降（IR Drop），導(dǎo)致芯片產(chǎn)生時序問題，甚至可能發(fā)生邏輯門的功能故障?；贑adence實現(xiàn)工具Innovus的flash PG flow完成對于PG 網(wǎng)絡(luò)的綜合實現(xiàn)與快速迭代，并利用 auto reinforce PG和trim PG從兩方面實現(xiàn)了對高性能CPU核的電壓降與時序之間的trade-off，完成從floorplan到PR（Placement and Route）階段針對PG網(wǎng)絡(luò)的全流程優(yōu)化。結(jié)果表明，在相同機(jī)器資源的前提下，flash PG flow 最高可將powerplan的速度提升至原來的10倍，在top level的design上提升尤為明顯，能有效節(jié)約設(shè)計初期對PG mesh的探索時間。而auto reinforce PG和trim PG則分別通過補(bǔ)強(qiáng)IR 薄弱區(qū)域的PG和修剪冗余PG兩方面針對性地修復(fù)設(shè)計66%的dynamic IR Drop違例，同時為設(shè)計提供更多繞線資源，達(dá)到不惡化時序和DRC （Design Rule Check）的目的。
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