近年來(lái)，人工智能、數(shù)據(jù)中心風(fēng)起云涌，其核心是對(duì)大量數(shù)據(jù)的處理能力。FPGA的并行計(jì)算能力，是目前來(lái)看提升算力的最優(yōu)質(zhì)解決方案。FPGA迎來(lái)了新的機(jī)遇和挑戰(zhàn)。

Altera作為可編程邏輯器件的發(fā)明者，是全球第二大FPGA供應(yīng)商，一直致力于采用當(dāng)前最先進(jìn)的工藝來(lái)提升產(chǎn)品的性能，降低產(chǎn)品的功耗和成本。FPGA的應(yīng)用領(lǐng)域已經(jīng)從原來(lái)的通信擴(kuò)展到消費(fèi)電子、汽車電子、工業(yè)控制、測(cè)試測(cè)量等廣泛的領(lǐng)域。
2015年，Altera以167億美元被Intel收購(gòu)，成為Intel的可編程事業(yè)部，產(chǎn)品也被打上 Intel的烙印，成為 Intel FPGA。2018年4 月，收購(gòu)三年后，Intel 宣布旗下的 FGPA 已經(jīng)被正式應(yīng)用于主流的數(shù)據(jù)中心 OEM 廠商戴爾和富士通服務(wù)器中。

《電子技術(shù)應(yīng)用》與從前的Altera、現(xiàn)在的Intel FPGA一直有良好的合作，刊登了許多基于Intel FPGA的技術(shù)應(yīng)用論文，小編整理于此，歡迎相關(guān)領(lǐng)域研究者參考借鑒！

1、基于FPGA的便攜式正交鎖相放大器研制

摘要： 基于FPGA研制了一種用于微弱信號(hào)檢測(cè)的便攜式正交鎖相放大器。先由信號(hào)處理模塊接收待測(cè)信號(hào)并對(duì)其進(jìn)行可變?cè)鲆娣糯笈c工頻噪聲濾波，經(jīng)過(guò)A/D轉(zhuǎn)換模塊轉(zhuǎn)換后輸入FPGA，通過(guò)數(shù)字鎖相環(huán)完成對(duì)待測(cè)信號(hào)的相位鎖定，提取反饋信號(hào)以計(jì)算待測(cè)信號(hào)幅度，實(shí)現(xiàn)微弱信號(hào)檢測(cè)。該鎖相放大器的幅度測(cè)量范圍為100 nV~100 μV、動(dòng)態(tài)范圍達(dá)60 dB，相位精度達(dá)0.001°。該系統(tǒng)設(shè)計(jì)為便攜式設(shè)備，成本低，易維護(hù)，可滿足野外作業(yè)等特殊環(huán)境的測(cè)量要求，具有廣闊的應(yīng)用前景。

全文鏈接：http://theprogrammingfactory.com/article/3000092362

中文引用格式： 謝桂輝，鄭旭初，趙天明，等. 基于FPGA的便攜式正交鎖相放大器研制[J].電子技術(shù)應(yīng)用，2018，44(10)：78-82，87.
英文引用格式： Xie Guihui，Zheng Xuchu，Zhao Tianming，et al. Development of portable orthogonal lock-in amplifier based on FPGA[J]. Application of Electronic Technique，2018，44(10)：78-82，87.

2、基于FPGA的光纖振動(dòng)定位系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

摘要： 針對(duì)防區(qū)周界被入侵時(shí)無(wú)法實(shí)時(shí)定位報(bào)警的問(wèn)題，設(shè)計(jì)并實(shí)現(xiàn)了一種可實(shí)時(shí)定位的分布式光纖振動(dòng)定位系統(tǒng)。以馬赫-曾德?tīng)柟饫w干涉技術(shù)為基礎(chǔ)搭建光路，采用以FPGA結(jié)合高速ADC的硬件平臺(tái)，對(duì)光路傳來(lái)的兩路信號(hào)進(jìn)行轉(zhuǎn)換、采集，并以互相關(guān)為主要算法處理采集信號(hào)得到振動(dòng)位置。在一段160 m的光路上進(jìn)行試驗(yàn)，系統(tǒng)能在振動(dòng)發(fā)生后500 ms內(nèi)給出振動(dòng)位置。設(shè)置采樣率為10 MHz，經(jīng)過(guò)多次定位測(cè)試得出系統(tǒng)實(shí)際的定位誤差為±10 m。且定位不需要上位機(jī)，提高了裝置便攜性，降低了成本。

全文鏈接：http://theprogrammingfactory.com/article/3000092191

中文引用格式： 羅義軍，方理. 基于FPGA的光纖振動(dòng)定位系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(10)：60-63.
英文引用格式： Luo Yijun，F(xiàn)ang Li. Design and implementation of fiber-optic vibration positioning system based on FPGA[J]. Application of Electronic Technique，2018，44(10)：60-63.

3、基于FPGA和NAND Flash的便攜式信號(hào)采集系統(tǒng)設(shè)計(jì)

摘要： 針對(duì)目前信號(hào)采集系統(tǒng)采樣率低和便攜式差的問(wèn)題，提出了一種基于FPGA的高速便攜式信號(hào)采集系統(tǒng)設(shè)計(jì)。該設(shè)計(jì)通過(guò)FPGA芯片控制模數(shù)轉(zhuǎn)換芯片進(jìn)行高速信號(hào)采樣后，采用DMA模式將數(shù)據(jù)存儲(chǔ)在NAND Flash芯片中，并可通過(guò)LCD屏對(duì)采集到的信號(hào)進(jìn)行實(shí)地查看。首先闡述了系統(tǒng)的總體設(shè)計(jì)框架，其次介紹了各個(gè)模塊的硬件設(shè)計(jì)以及實(shí)現(xiàn)方式，最后給出了信號(hào)采集系統(tǒng)基于超聲信號(hào)的測(cè)試結(jié)果。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)能夠以較高的采樣率穩(wěn)定地進(jìn)行長(zhǎng)時(shí)間、多批次的數(shù)據(jù)采集。

全文鏈接：http://theprogrammingfactory.com/article/3000090414

中文引用格式： 周浩，王浩全，任時(shí)磊. 基于FPGA和NAND Flash的便攜式信號(hào)采集系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(9)：82-86.
英文引用格式： Zhou Hao，Wang Haoquan，Ren Shilei. Design of portable signal acquisition system based on FPGA and NAND Flash[J]. Application of Electronic Technique，2018，44(9)：82-86.

4、基于FPGA的LVDS高可靠性傳輸優(yōu)化設(shè)計(jì)

摘要： 針對(duì)LVDS高速鏈路傳輸過(guò)程中出現(xiàn)的誤碼及傳輸距離較短問(wèn)題，分別從硬件和邏輯編碼方面提出各自優(yōu)化方案。硬件方面在LVDS發(fā)送端增加高速驅(qū)動(dòng)器，接收端增加自適應(yīng)線纜均衡器，可補(bǔ)償信號(hào)在長(zhǎng)距離傳輸過(guò)程中出現(xiàn)的衰減，還原雙絞線中的畸變信號(hào)。在邏輯編碼方面，對(duì)傳統(tǒng)的10B8B編碼方式進(jìn)行改進(jìn)，設(shè)計(jì)出一種具有自糾錯(cuò)能力的10B6B編碼方式，不僅改善了雙絞線中直流平衡狀況，而且減小了LVDS傳輸過(guò)程中的誤碼率。優(yōu)化后的LVDS接口與正常編碼的LVDS接口相比，具有更遠(yuǎn)的傳輸距離，更小的誤碼率。該設(shè)計(jì)方法簡(jiǎn)單可靠，性能穩(wěn)定，測(cè)試結(jié)果表明，可在48 m差分雙絞線長(zhǎng)度下以400 Mb/s速率實(shí)現(xiàn)零誤碼可靠傳輸。

全文鏈接：http://theprogrammingfactory.com/article/3000088575

中文引用格式： 李北國(guó)，楊圣龍，李輝景. 基于FPGA的LVDS高可靠性傳輸優(yōu)化設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(8)：78-81，85.
英文引用格式： Li Beiguo，Yang Shenglong，Li Huijing. High reliability transmission optimization design of LVDS based on FPGA[J]. Application of Electronic Technique，2018，44(8)：78-81，85.

5、基于SoC FPGA的北斗接收機(jī)載波跟蹤環(huán)路設(shè)計(jì)

摘要： 為了實(shí)現(xiàn)北斗衛(wèi)星導(dǎo)航接收機(jī)高實(shí)時(shí)性、小型化及低功耗，提出了一種基于SoC FPGA的載波跟蹤環(huán)路的設(shè)計(jì)方案。通過(guò)對(duì)FLL（鎖頻環(huán)）和PLL（鎖相環(huán)）的分析，并利用SOPC技術(shù)，實(shí)現(xiàn)了基于SoC FPGA的載波跟蹤環(huán)路，可完全在FPGA內(nèi)部完成載波的剝離。測(cè)試結(jié)果表明，該方案能實(shí)現(xiàn)載波信號(hào)的快速精確跟蹤，具有良好的實(shí)時(shí)性和應(yīng)用價(jià)值。

全文鏈接：http://theprogrammingfactory.com/article/3000084546

中文引用格式： 韋照川，潘軍道，吳國(guó)增. 基于SoC FPGA的北斗接收機(jī)載波跟蹤環(huán)路設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(6)：124-128.
英文引用格式： Wei Zhaochuan，Pan Jundao，Wu Guozeng. Design of carrier tracking loop for Beidou receiver based on SoC FPGA[J]. Application of Electronic Technique，2018，44(6)：124-128.

6、基于Testbench的FPGA實(shí)物自動(dòng)化測(cè)試環(huán)境設(shè)計(jì)

摘要： 針對(duì)FPGA軟件測(cè)試過(guò)程中仿真測(cè)試和實(shí)物測(cè)試的不足，提出了一種基于仿真測(cè)試用例的實(shí)物自動(dòng)化測(cè)試環(huán)境，將用于仿真測(cè)試的Testbench進(jìn)行解析處理，形成能夠用于FPGA實(shí)物測(cè)試的傳輸信號(hào)，通過(guò)執(zhí)行器將此信號(hào)轉(zhuǎn)換為作用于被測(cè)FPGA芯片的實(shí)際信號(hào)，并采集被測(cè)FPGA芯片的響應(yīng)，實(shí)現(xiàn)對(duì)FPGA的實(shí)物自動(dòng)化測(cè)試。采用實(shí)物自動(dòng)化測(cè)試環(huán)境驗(yàn)證平臺(tái)對(duì)設(shè)計(jì)架構(gòu)進(jìn)行了驗(yàn)證，取得了良好的效果。

全文鏈接：http://theprogrammingfactory.com/article/3000080305

中文引用格式： 高虎，封二強(qiáng)，趙剛. 基于Testbench的FPGA實(shí)物自動(dòng)化測(cè)試環(huán)境設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(4)：48-51.
英文引用格式： Gao Hu，F(xiàn)eng Erqiang，Zhao Gang. Design of FPGA physical automatic testing environment based on Testbench[J]. Application of Electronic Technique，2018，44(4)：48-51.

7、基于FPGA的3D圖像傳感器設(shè)計(jì)與實(shí)現(xiàn)

摘要： 針對(duì)現(xiàn)有3D拍攝設(shè)備體積龐大、價(jià)格昂貴等問(wèn)題，利用FPGA高速并行處理能力與圖像傳感器，設(shè)計(jì)了微型嵌入式3D圖像傳感器。通過(guò)FPGA同步設(shè)置，采集雙CMOS圖像傳感器圖像數(shù)據(jù)，傳輸至SDRAM進(jìn)行緩存并按行像素合并后，將左右立體對(duì)圖像儲(chǔ)存至SD卡中。為了對(duì)拍攝場(chǎng)景進(jìn)行監(jiān)控，進(jìn)一步研究了左右眼圖像按像素進(jìn)行重配后在裸眼3D顯示屏上顯示的邏輯控制方法。系統(tǒng)通過(guò)仿真及實(shí)驗(yàn)表明3D圖像傳感器的硬件邏輯方法是有效的。

全文鏈接：http://theprogrammingfactory.com/article/3000077808

中文引用格式： 劉星，梁發(fā)云，楊金遠(yuǎn)，等. 基于FPGA的3D圖像傳感器設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(2)：62-65.
英文引用格式： Liu Xing，Liang Fayun，Yang Jinyuan，et al. Design and implementation of 3D image sensor based on FPGA[J]. Application of Electronic Technique，2018，44(2)：62-65.

8、主動(dòng)噪聲控制平臺(tái)的FPGA實(shí)現(xiàn)

摘要： 基于FPGA搭建了針對(duì)汽車的主動(dòng)噪聲控制平臺(tái)，此平臺(tái)可以正確實(shí)時(shí)地采集汽車的轉(zhuǎn)速、振動(dòng)加速度以及噪聲，同時(shí)為相關(guān)的降噪算法實(shí)現(xiàn)提供了硬件平臺(tái)。與傳統(tǒng)的基于串行處理的采集系統(tǒng)相比，該平臺(tái)可以嚴(yán)格地保證多路信號(hào)的時(shí)間同步性，同時(shí)其可擴(kuò)展性可以讓使用者方便地根據(jù)自己所需要的功能來(lái)增加通道數(shù)目，無(wú)需增加額外的處理器。FPGA的可編程性可以保證降噪算法的充分驗(yàn)證與設(shè)計(jì)。整個(gè)平臺(tái)的搭建為主動(dòng)降噪的繼續(xù)研究提供了有力的基礎(chǔ)。

全文鏈接：http://theprogrammingfactory.com/article/3000077686

中文引用格式： 王佳飛，關(guān)添，姜宇程，等. 主動(dòng)噪聲控制平臺(tái)的FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(2)：59-61，65.
英文引用格式： Wang Jiafei，Guan Tian，Jiang Yucheng，et al. Realization of active noise control platform based on FPGA[J]. Application of Electronic Technique，2018，44(2)：59-61，65.

9、基于SoC FPGA的光伏電力通信管理機(jī)系統(tǒng)

摘要： 介紹了一種基于SoC FPGA的光伏電力通信管理機(jī)系統(tǒng)的設(shè)計(jì)方法。該系統(tǒng)采用新型的集成有ARM硬核處理器的SoC FPGA作為主控芯片，將傳統(tǒng)通信管理機(jī)的運(yùn)算和通信工作進(jìn)行合理劃分，并由FPGA和ARM處理器協(xié)同實(shí)現(xiàn)。通過(guò)采用軟硬件相結(jié)合的設(shè)計(jì)方式，本系統(tǒng)能夠簡(jiǎn)化電路設(shè)計(jì)，降低通信事務(wù)對(duì)CPU的中斷數(shù)量，增加支持MODBUS協(xié)議的RS485端口總量，并通過(guò)獨(dú)立的NIOS II備用系統(tǒng)保證了系統(tǒng)在災(zāi)難情況下的可恢復(fù)性等，所以更加適合光伏電力系統(tǒng)中多設(shè)備、大數(shù)據(jù)量的應(yīng)用。

全文鏈接：http://theprogrammingfactory.com/article/3000077555

中文引用格式： 張琳，梅雪松，陳勇. 基于SoC FPGA的光伏電力通信管理機(jī)系統(tǒng)[J].電子技術(shù)應(yīng)用，2018，44(2)：32-35，43.
英文引用格式： Zhang Lin，Mei Xuesong，Chen Yong. Photovoltaic power communication management system based on SoC FPGA[J]. Application of Electronic Technique，2018，44(2)：32-35，43.

10、基于FPGA的實(shí)時(shí)視頻圖像采集處理系統(tǒng)設(shè)計(jì)

摘要： 針對(duì)目前數(shù)字圖像采集處理技術(shù)的實(shí)時(shí)性、大容量、小型化等特點(diǎn)，設(shè)計(jì)了一種基于FPGA的實(shí)時(shí)視頻圖像采集處理電路系統(tǒng)。采用FPGA作為整個(gè)系統(tǒng)的控制和圖像數(shù)據(jù)處理中心。DDR2 SDRAM為高速儲(chǔ)存模塊核心器件，CMOS 7670為視頻圖像采集器件。并通過(guò)Quratus II和Modelsim等軟件對(duì)系統(tǒng)的邊緣檢測(cè)算法、控制過(guò)程、各個(gè)模塊等進(jìn)行硬件工程設(shè)計(jì)和仿真，實(shí)現(xiàn)了視頻圖像從采集、存儲(chǔ)到處理、顯示的整個(gè)過(guò)程。實(shí)驗(yàn)表明，視頻圖像采集處理的動(dòng)態(tài)畫(huà)面流暢、清晰、實(shí)時(shí)性好。

全文鏈接：http://theprogrammingfactory.com/article/3000077177

中文引用格式： 高俊嶺，陳志飛，章佩佩. 基于FPGA的實(shí)時(shí)視頻圖像采集處理系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(2)：10-12，19.
英文引用格式： Gao Junling，Chen Zhifei，Zhang Peipei. Design of real time video image acquisition and processing system based on FPGA[J]. Application of Electronic Technique，2018，44(2)：10-12，19.

11、基于FPGA的VPX時(shí)間統(tǒng)一系統(tǒng)設(shè)計(jì)

摘要： IRIG-B時(shí)間碼(B碼)因其性能優(yōu)越，實(shí)現(xiàn)和使用方法簡(jiǎn)單易行，被廣泛應(yīng)用于靶場(chǎng)時(shí)間信息傳遞和各系統(tǒng)的時(shí)間同步，成為時(shí)統(tǒng)設(shè)備首選的標(biāo)準(zhǔn)碼型。但隨著大規(guī)模集成電路和可編程技術(shù)的發(fā)展，以及靶場(chǎng)對(duì)時(shí)統(tǒng)設(shè)備的穩(wěn)定性、精準(zhǔn)性和集成度要求越來(lái)越高，原有的IRIG-B碼時(shí)統(tǒng)設(shè)備已不能滿足要求。為了解決這些問(wèn)題，提出了一種基于FPGA的VPX時(shí)間統(tǒng)一系統(tǒng)設(shè)計(jì)方案。該方案具有可靠性高、集成度高、操作簡(jiǎn)單、功能拓展性強(qiáng)、體積小等優(yōu)點(diǎn), 并具有更廣泛的實(shí)際應(yīng)用價(jià)值。

全文鏈接：http://theprogrammingfactory.com/article/3000076248

中文引用格式： 王振，李建宏，張大松，等. 基于FPGA的VPX時(shí)間統(tǒng)一系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(1)：65-67，71.
英文引用格式： Wang Zhen，Li Jianhong，Zhang Dasong，et al. VPX time unified system design based on FPGA[J]. Application of Electronic Technique，2018，44(1)：65-67，71.

12、基于4通道時(shí)間交織的FPGA高速采樣系統(tǒng)

摘要： 時(shí)間交織采樣是提高模數(shù)轉(zhuǎn)換器采樣率的一種有效途徑。為了完成時(shí)間交織采樣的通道失配誤差方法評(píng)估，提出并設(shè)計(jì)了一套基于4通道時(shí)間交織的FPGA高速模數(shù)轉(zhuǎn)換采樣系統(tǒng)。系統(tǒng)由前端模擬電路、采樣陣列、多相時(shí)鐘電路模塊、基于FPGA的數(shù)據(jù)緩沖與修正處理模塊構(gòu)成。系統(tǒng)采樣輸出數(shù)據(jù)通過(guò)上傳到上位機(jī)進(jìn)行顯示與性能指標(biāo)分析。測(cè)試結(jié)果表明，該TIADC系統(tǒng)通過(guò)對(duì)失配誤差的數(shù)字后端補(bǔ)償后能穩(wěn)定工作在1 GS/s采樣率。其采樣有效位與平均信噪比分別達(dá)到7.03 bit與44.1 dB，可以應(yīng)用于采樣失配修正方法的驗(yàn)證與評(píng)估。

全文鏈接：http://theprogrammingfactory.com/article/3000076136

中文引用格式： 李宇，劉崇慶，呂立鈞，等. 基于4通道時(shí)間交織的FPGA高速采樣系統(tǒng)[J].電子技術(shù)應(yīng)用，2018，44(1)：52-56.
英文引用格式： Li Yu，Liu Chongqing，Lv Lijun，et al. FPGA high-speed sampling system based on 4 channel time-interleaved[J]. Application of Electronic Technique，2018，44(1)：52-56.

13、基于FPGA的PCIe總線接口的DMA控制器的設(shè)計(jì)

摘要： 采用Altera公司FPGA提供的PCIe PHY IP和Synopsys公司提供的PCIe Core IP提出了一種PCIe總線接口的DMA控制器的實(shí)現(xiàn)方法，并搭建了4通道的PCIe傳輸系統(tǒng)。利用Synopsys VIP驗(yàn)證環(huán)境對(duì)系統(tǒng)進(jìn)行了仿真驗(yàn)證，利用Altera Stratix V EX系列FPGA搭建平臺(tái)進(jìn)行了實(shí)際傳輸驗(yàn)證，驗(yàn)證了數(shù)據(jù)讀寫(xiě)的正確性，在進(jìn)行DMA讀寫(xiě)事務(wù)操作時(shí)總線帶寬峰值分別達(dá)到了1 547 MB/s和1 607 MB/s，能滿足大部分實(shí)際應(yīng)用中對(duì)數(shù)據(jù)傳輸?shù)乃俾室蟆?/p>

全文鏈接：http://theprogrammingfactory.com/article/3000075780

中文引用格式： 王之光，高清運(yùn). 基于FPGA的PCIe總線接口的DMA控制器的設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(1)：9-12,
英文引用格式： Wang Zhiguang，Gao Qingyun. Design of DMA controller of PCIe bus interface based on FPGA[J]. Application of Electronic Technique，2018，44(1)：9-12,

14、一種混合式高動(dòng)態(tài)范圍AGC算法與FPGA實(shí)現(xiàn)

摘要： 基于接收機(jī)的應(yīng)用提出了一種混合式高動(dòng)態(tài)范圍AGC算法。該算法由射頻前饋與中頻反饋算法組成，借助現(xiàn)場(chǎng)可編程門陣列得以實(shí)現(xiàn)。在該算法的控制下，以射頻開(kāi)關(guān)、數(shù)控衰減器、檢波器、可變?cè)鲆娣糯笃鳛楹诵钠骷?，?shí)現(xiàn)了一種輸入動(dòng)態(tài)范圍110 dB、靈敏度-100 dBm、輸出功率為-19 dBm的自動(dòng)增益控制環(huán)路。

全文鏈接：http://theprogrammingfactory.com/article/3000075286

中文引用格式： 趙瀟騰，尹軍艦，張錦濤，等. 一種混合式高動(dòng)態(tài)范圍AGC算法與FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2017，43(12)：76-80.
英文引用格式： Zhao Xiaoteng，Yin Junjian，Zhang Jintao，et al. A hybrid AGC algorithm for high dynamic range and implementation on FPGA[J].Application of Electronic Technique，2017，43(12)：76-80.

15、基于FPGA的可消除高頻非線性的動(dòng)態(tài)分頻鑒相器

摘要： 提出了一種可消除高頻非線性的動(dòng)態(tài)分頻鑒相器的結(jié)構(gòu)和實(shí)現(xiàn)方法，輸入信號(hào)經(jīng)波形變換后，利用FPGA進(jìn)行分頻，并通過(guò)8位撥碼開(kāi)關(guān)來(lái)設(shè)置1~255不同的分頻系數(shù)，分頻后通過(guò)數(shù)字鑒相器、低通濾波器和調(diào)理放大電路實(shí)現(xiàn)鑒相。這種設(shè)計(jì)不僅大大提高了鑒相范圍和靈敏度，而且消除了高頻非線性化現(xiàn)象。實(shí)驗(yàn)表明，該數(shù)字鑒相器輸入頻率范圍200 kHz~100 MHz，鑒相范圍-510 π~+510 π，線性度優(yōu)于±1.5%，同時(shí)具有根據(jù)不同應(yīng)用需求進(jìn)行動(dòng)態(tài)分頻的特點(diǎn)。

全文鏈接：http://theprogrammingfactory.com/article/3000075083

中文引用格式： 楊三三，賈豫東，張曉青，等. 基于FPGA的可消除高頻非線性的動(dòng)態(tài)分頻鑒相器[J].電子技術(shù)應(yīng)用，2017，
43(12)：55-58.
英文引用格式： Yang Sansan，Jia Yudong，Zhang Xiaoqing，et al. Phase discriminator with dynamic frequency division for eliminating nonlinearity at high frequency based on FPGA[J].Application of Electronic Technique，2017，43(12)：55-58.

16、基于FPGA和ARM的虛擬軟盤(pán)實(shí)現(xiàn)

摘要： 提出一種基于FPGA和ARM的虛擬軟盤(pán)實(shí)現(xiàn)方案。在FPGA上實(shí)現(xiàn)并行CRC運(yùn)算、MFM編解碼，將存儲(chǔ)芯片SRAM虛擬成1.44 MB軟盤(pán)進(jìn)行數(shù)據(jù)訪問(wèn)，通過(guò)臺(tái)式機(jī)實(shí)現(xiàn)對(duì)虛擬軟盤(pán)的鏡像制作、文件讀寫(xiě)、格式化、制作啟動(dòng)盤(pán)等操作；ARM通過(guò)SPI接口實(shí)現(xiàn)與FPGA的數(shù)據(jù)通信，并且在ARM上搭建UDP服務(wù)器，實(shí)現(xiàn)局域網(wǎng)內(nèi)設(shè)備對(duì)虛擬軟盤(pán)的狀態(tài)、數(shù)據(jù)進(jìn)行讀寫(xiě)訪問(wèn)。

全文鏈接：http://theprogrammingfactory.com/article/3000074907

中文引用格式： 陳章進(jìn)，陳旭東，姜鵬程，等. 基于FPGA和ARM的虛擬軟盤(pán)實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2017，43(12)：40-43，47.
英文引用格式： Chen Zhangjin，Chen Xudong，Jiang Pengcheng，et al. Realization of the virtual floppy disk based on FPGA and ARM[J].Application of Electronic Technique，2017，43(12)：40-43，47.

17、基于FPGA的HDMI多模式顯示模塊設(shè)計(jì)

摘要： 通過(guò)SOPC進(jìn)行視頻信號(hào)處理是目前研究的熱點(diǎn)。針對(duì)此類系統(tǒng)的顯示模塊，提出一種基于FPGA的HDMI多模式顯示模塊設(shè)計(jì)方案。首先對(duì)HDMI的驅(qū)動(dòng)時(shí)序進(jìn)行分析，設(shè)計(jì)驅(qū)動(dòng)信號(hào)生成電路，然后根據(jù)配置參數(shù)，將多路視頻進(jìn)行多級(jí)ALPHA混合，實(shí)現(xiàn)了通過(guò)HDMI輸出與顯示多路視頻，并且每路視頻的位置與透明度可設(shè)置。為保證視頻的實(shí)時(shí)性，對(duì)較為復(fù)雜的計(jì)算過(guò)程采用流水線設(shè)計(jì)方法提升速度。模塊以Verilog HDL的形式進(jìn)行編寫(xiě)，具有較強(qiáng)的通用性。

全文鏈接：http://theprogrammingfactory.com/article/3000074974

中文引用格式： 向梓豪，陸安江. 基于FPGA的HDMI多模式顯示模塊設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(12)：48-51.
英文引用格式： Xiang Zihao，Lu Anjiang. Design of HDMI multi mode display module based on FPGA[J].Application of Electronic Technique，2017，43(12)：48-51.

18、基于FPGA的LMS自適應(yīng)濾波器設(shè)計(jì)

摘要： 提出一種基于LMS（Least Mean Square）自適應(yīng)算法的濾波方法，介紹該方法在低頻信號(hào)濾波上的應(yīng)用及在FPGA平臺(tái)上實(shí)現(xiàn)。傳統(tǒng)數(shù)字濾波器FIR、IIR濾波器針對(duì)不同的系統(tǒng)和干擾信號(hào)，其濾波參數(shù)不固定。因此，在窄帶信號(hào)的濾波處理中，傳統(tǒng)濾波器對(duì)信號(hào)濾波降噪的效果往往受到衰減增益限制。提出的方法先以CORDIC(Coordinate Rotation Digital Computer)算法產(chǎn)生的正弦信號(hào)來(lái)調(diào)制采樣信號(hào)，根據(jù)采樣信號(hào)與基準(zhǔn)信號(hào)誤差使其權(quán)向量沿負(fù)梯度方向終止于維納解。該方法在類直流輸入及帶寬窄的情況下仍能有效過(guò)濾高頻噪聲，讀取低檢測(cè)信號(hào)幅值。理論分析和實(shí)驗(yàn)結(jié)果表明,與傳統(tǒng)濾波方法對(duì)比，該濾波方法在處理窄帶信號(hào)的濾波上更具有優(yōu)勢(shì)。

全文鏈接：http://theprogrammingfactory.com/article/3000071921

中文引用格式： 陳明霞，鄒文斌，劉玉縣. 基于FPGA的LMS自適應(yīng)濾波器設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(9)：111-113，118.
英文引用格式： Chen Mingxia，Zou Wenbin，Liu Yuxian. Design of LMS adaptive filter based on FPGA[J].Application of Electronic Technique，2017，43(9)：111-113，118.

19、窄帶噪聲主動(dòng)控制系統(tǒng)的FPGA實(shí)現(xiàn)

摘要： 基于FPGA的窄帶噪聲主動(dòng)控制系統(tǒng)，采用并行計(jì)算能力強(qiáng)的FPGA作為核心處理器，能夠應(yīng)對(duì)多頻率、多通道情況下計(jì)算量成倍增加的情況；系統(tǒng)實(shí)現(xiàn)了并聯(lián)結(jié)構(gòu)的窄帶前饋FxLMS算法，可以針對(duì)噪聲中的不同頻率分量分別進(jìn)行主動(dòng)控制。并聯(lián)結(jié)構(gòu)算法對(duì)于乘法器資源的消耗極大，因此提出了一種乘法器資源復(fù)用技術(shù)。實(shí)現(xiàn)三通道的算法所用的乘法器資源降低到原來(lái)的33.3%，極大降低了系統(tǒng)成本，便于該系統(tǒng)的廣泛應(yīng)用。

全文鏈接：http://theprogrammingfactory.com/article/3000071456

中文引用格式： 姜宇程，關(guān)添，王佳飛. 窄帶噪聲主動(dòng)控制系統(tǒng)的FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2017，43(9)：61-63，67.
英文引用格式： Jiang Yucheng，Guan Tian，Wang Jiafei. The FPGA implementation of narrowband active noise control system[J].Application of Electronic Technique，2017，43(9)：61-63，67.

20、基于FPGA的EtherCAT從站通信鏈路分析與驗(yàn)證

摘要： EtherCAT是工業(yè)控制領(lǐng)域廣泛應(yīng)用的現(xiàn)場(chǎng)總線之一，從站控制器ESC（EtherCAT Slave Controller）是從站模塊實(shí)現(xiàn)EtherCAT協(xié)議數(shù)據(jù)通信的關(guān)鍵，對(duì)從站控制芯片實(shí)現(xiàn)自主可控是工業(yè)控制系統(tǒng)國(guó)產(chǎn)化研發(fā)的重要基礎(chǔ)?；贓therCAT通信協(xié)議及基本通信功能邏輯，設(shè)計(jì)了EBUS編碼/解碼、Auto-forwarder、Loop-back function關(guān)鍵通信節(jié)點(diǎn)的FPGA狀態(tài)機(jī)，并通過(guò)解析各階段數(shù)據(jù)狀態(tài)變化，驗(yàn)證了各節(jié)點(diǎn)通信數(shù)據(jù)的正確性。實(shí)驗(yàn)結(jié)果表明，基于上述狀態(tài)機(jī)的FPGA實(shí)現(xiàn)EtherCAT從站基本通信鏈路是完全可行的。

全文鏈接：http://theprogrammingfactory.com/article/3000070275

中文引用格式： 馬保全，姚旺君，劉云龍，等. 基于FPGA的EtherCAT從站通信鏈路分析與驗(yàn)證[J].電子技術(shù)應(yīng)用，2017，43(8)：95-99.
英文引用格式： Ma Baoquan，Yao Wangjun，Liu Yunlong，et al. Analysis and verification of EtherCAT slave controller communication link based on FPGA[J].Application of Electronic Technique，2017，43(8)：95-99.

21、回波峰值特征聲學(xué)測(cè)溫及DSP+FPGA測(cè)溫系統(tǒng)

摘要： 針對(duì)聲學(xué)測(cè)溫高精度、實(shí)時(shí)性和抗干擾的性能要求，提出一種基于回波峰值特征統(tǒng)計(jì)方法測(cè)量聲波飛渡介質(zhì)溫度的算法，設(shè)計(jì)系統(tǒng)采用以高速ADC模數(shù)轉(zhuǎn)換芯片為外設(shè)，F(xiàn)PGA可編程邏輯芯片緩存高速采樣數(shù)據(jù)，DSP數(shù)字信號(hào)處理器為運(yùn)算核心的處理系統(tǒng)，對(duì)聲波飛行時(shí)間ToF進(jìn)行快速精確實(shí)時(shí)測(cè)量。實(shí)驗(yàn)結(jié)果表明，系統(tǒng)能準(zhǔn)確跟蹤接觸式測(cè)溫儀為參照的介質(zhì)溫度變化。與閾值法和互相關(guān)法對(duì)比，該算法適應(yīng)嵌入式系統(tǒng)，運(yùn)算速度快，抗干擾性強(qiáng)。

全文鏈接：http://theprogrammingfactory.com/article/3000070031

中文引用格式： 徐光宇，熊慶宇，賈睿璽，等. 回波峰值特征聲學(xué)測(cè)溫及DSP+FPGA測(cè)溫系統(tǒng)[J].電子技術(shù)應(yīng)用，2017，43(8)：77-80.
英文引用格式： Xu Guangyu，Xiong Qingyu，Jia Ruixi，et al. ECHO peak features acoustic thermometry and measurement system of DSP+FPGA[J].Application of Electronic Technique，2017，43(8)：77-80.

22、Sigmoid函數(shù)的分段非線性擬合法及其FPGA實(shí)現(xiàn)

摘要： 使用分段非線性逼近算法計(jì)算超越函數(shù)，以神經(jīng)網(wǎng)絡(luò)中應(yīng)用最為廣泛的Sigmoid函數(shù)為例，結(jié)合函數(shù)自身對(duì)稱的性質(zhì)及其導(dǎo)數(shù)不均勻的特點(diǎn)提出合理的分段方法，給出分段方式同逼近多項(xiàng)式階數(shù)對(duì)逼近結(jié)果精度的影響。完成算法在FPGA上的硬件實(shí)現(xiàn)，給出一種使用三階多項(xiàng)式處理Sigmoid函數(shù)的擬合結(jié)果及流水線架構(gòu)，處理精度達(dá)到10-5數(shù)量級(jí)，最大頻率達(dá)到127.327 MHz，滿足了高速、高精度的處理要求。

全文鏈接：http://theprogrammingfactory.com/article/3000069733

中文引用格式： 宋宇鯤，高曉航，張多利，等. Sigmoid函數(shù)的分段非線性擬合法及其FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2017，43(8)：49-51.
英文引用格式： Song Yukun，Gao Xiaohang，Zhang Duoli，et al. The piecewise non-linear approximation of the sigmoid function and its implementation in FPGA[J].Application of Electronic Technique，2017，43(8)：49-51.

23、基于FPGA的免疫層析信號(hào)數(shù)據(jù)采集系統(tǒng)

摘要： 提出了一種基于FPGA控制的免疫層析信號(hào)數(shù)據(jù)采集系統(tǒng)，系統(tǒng)由免疫層析模擬信號(hào)采集模塊、FPGA數(shù)字控制模塊和上位機(jī)處理模塊組成。FPGA數(shù)字控制模塊由A/D驅(qū)動(dòng)、電機(jī)驅(qū)動(dòng)和數(shù)據(jù)傳輸模塊組成，其主要工作流程是電機(jī)轉(zhuǎn)動(dòng)的同時(shí)控制TM7705同步采樣，并在RAM中緩存采樣數(shù)據(jù)。該系統(tǒng)能夠?qū)崿F(xiàn)試條檢測(cè)的控制，檢測(cè)結(jié)果表示線性度為R2=0.998，靈敏度為0.027 7 mL/μg，最低檢測(cè)濃度為1.95 μg/mL，重復(fù)性小于5%。該系統(tǒng)檢測(cè)靈敏度較高、一致性穩(wěn)定，具有較好的實(shí)用性和可擴(kuò)展性。

全文鏈接：http://theprogrammingfactory.com/article/3000068933

中文引用格式： 李國(guó)慶，魏建崇，王志炯，等. 基于FPGA的免疫層析信號(hào)數(shù)據(jù)采集系統(tǒng)[J].電子技術(shù)應(yīng)用，2017，43(7)：88-91，95.
英文引用格式： Li Guoqing，Wei Jianchong，Wang Zhijiong，et al. Data acquisition system for immunochromatographic singal based on FPGA[J].Application of Electronic Technique，2017，43(7)：88-91，95.

24、基于FPGA的交通視頻快速去霧系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)

摘要： 針對(duì)霧天交通監(jiān)控視頻圖像退化問(wèn)題，提出了一種基于FPGA架構(gòu)的霧天交通視頻圖像快速去霧系統(tǒng)。首先將采集到的實(shí)時(shí)圖像數(shù)據(jù)緩存到SDRAM中，然后在亮度分量基礎(chǔ)上估計(jì)傳播圖，最后基于大氣散射模型復(fù)原清晰圖像。該系統(tǒng)利用FPGA并行運(yùn)算處理能力強(qiáng)、邏輯資源豐富等特性，針對(duì)PAL制式640×480彩色圖像，處理速度為60幀/s。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)在保證輸出視頻質(zhì)量的前提下達(dá)到了很好的去霧效果。

全文鏈接：http://theprogrammingfactory.com/article/3000067448

中文引用格式： 高全明，孫俊喜，劉廣文，等. 基于FPGA的交通視頻快速去霧系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2017，43(6)：71-74.
英文引用格式： Gao Quanming，Sun Junxi，Liu Guangwen，et al. Design and implementation on the system of high speed fog removal in traffic video images based on FPGA[J].Application of Electronic Technique，2017，43(6)：71-74.

25、基于FPGA的GPS基帶產(chǎn)生與控制模塊設(shè)計(jì)

摘要： 全球定位系統(tǒng)（GPS）基帶信號(hào)可以用于導(dǎo)航定位設(shè)備的研發(fā)、性能測(cè)試以及生成式欺騙干擾信號(hào)的產(chǎn)生。針對(duì)一種基于現(xiàn)場(chǎng)可編程門陣列（FPGA）的GPS基帶信號(hào)產(chǎn)生與控制模塊進(jìn)行研究，主要通過(guò)硬件電路設(shè)計(jì)和軟件代碼編寫(xiě)，利用FPGA生成C/A碼、P碼，利用直接數(shù)字式頻率合成器（DDS）產(chǎn)生L1、L2載波等功能，實(shí)現(xiàn)了多路可控增益GPS信號(hào)同時(shí)輸出。測(cè)試結(jié)果表明，本設(shè)計(jì)輸出增益可調(diào)、輸出頻點(diǎn)可控，可以為射頻模塊提供多路基帶信號(hào)及控制信號(hào)。

全文鏈接：http://theprogrammingfactory.com/article/3000067400

中文引用格式： 左小普，楊祖芳，潘偉，等. 基于FPGA的GPS基帶產(chǎn)生與控制模塊設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(6)：64-67.
英文引用格式： Zuo Xiaopu，Yang Zufang，Pan Wei，et al. The design and realization of GPS baseband generation and control module based on FPGA[J].Application of Electronic Technique，2017，43(6)：64-67.

26、基于HPS和FPGA的圖像壓縮感知編解碼系統(tǒng)

摘要： 針對(duì)圖像編碼與重構(gòu)系統(tǒng)的實(shí)際需求，設(shè)計(jì)了一種基于HPS和FPGA的圖像處理系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)了圖像的實(shí)時(shí)采集、壓縮、傳輸和重構(gòu)。系統(tǒng)采用DE1-SoC開(kāi)發(fā)板，在FPGA中設(shè)計(jì)了D5M攝像頭、SDRAM、VGA的IP核，在QSYS中利用AXI和Avalon總線連接IP核，利用Linux C編程在HPS中實(shí)現(xiàn)了圖像的壓縮感知(CS)編碼和傳輸，在MATLAB上位機(jī)中接收壓縮數(shù)據(jù)并實(shí)現(xiàn)圖像的重構(gòu)，減少了FPGA資源使用和設(shè)計(jì)復(fù)雜度。結(jié)果表明，該系統(tǒng)能夠?qū)崿F(xiàn)任意自然圖像的處理，圖像壓縮比約為8%，PSNR約為41 dB，應(yīng)用靈活，可移植性強(qiáng)，能夠滿足實(shí)際工程的需要。

全文鏈接：http://theprogrammingfactory.com/article/3000066174

中文引用格式： 翁天陽(yáng)，莊宇，于瑋，等. 基于HPS和FPGA的圖像壓縮感知編解碼系統(tǒng)[J].電子技術(shù)應(yīng)用，2017，43(5)：90-93.
英文引用格式： Weng Tianyang，Zhuang Yu，Yu Wei，et al. Image compressed sensing coding and reconstruction system based on HPS and FPGA[J].Application of Electronic Technique，2017，43(5)：90-93.

27、基于FPGA的小型化實(shí)時(shí)CMOS成像處理系統(tǒng)

摘要： 針對(duì)成像處理系統(tǒng)的實(shí)時(shí)性和小型化的問(wèn)題，設(shè)計(jì)了一種基于Cyclone IV系列FPGA的CMOS數(shù)據(jù)采集處理系統(tǒng)，實(shí)現(xiàn)了圖像的實(shí)時(shí)采集、處理和雙通道輸出；通過(guò)體系結(jié)構(gòu)上的優(yōu)化實(shí)現(xiàn)了系統(tǒng)的小型化設(shè)計(jì)。介紹了系統(tǒng)總體框架、硬件體系結(jié)構(gòu)、FPGA功能模塊以及圖像預(yù)處理算法等。最后對(duì)系統(tǒng)進(jìn)行了功能性實(shí)驗(yàn)，在滿足雙通道實(shí)時(shí)顯示的情況下，可以實(shí)現(xiàn)圖像增強(qiáng)等實(shí)時(shí)處理，表明該系統(tǒng)具有一定的實(shí)用價(jià)值。

全文鏈接：http://theprogrammingfactory.com/article/3000066034

中文引用格式： 張龍祥，王向軍，曹雨. 基于FPGA的小型化實(shí)時(shí)CMOS成像處理系統(tǒng)[J].電子技術(shù)應(yīng)用，2017，43(5)：78-81，85.
英文引用格式： Zhang Longxiang，Wang Xiangjun，Cao Yu. Design of miniaturized real-time CMOS image processing system based on FPGA[J].Application of Electronic Technique，2017，43(5)：78-81，85.

28、一種HEVC標(biāo)準(zhǔn)中IDCT變換的FPGA實(shí)現(xiàn)

摘要： 為降低新一代高效視頻編碼(HEVC)標(biāo)準(zhǔn)中解碼端多尺寸逆離散余弦變換(Inverse Discrete Cosine Transform，IDCT)中的資源消耗，設(shè)計(jì)了一種IDCT硬件電路結(jié)構(gòu)。通過(guò)使用現(xiàn)場(chǎng)可編程門陣列(Field-Programmable Gate Array，F(xiàn)PGA)內(nèi)部嵌入式RAM單元進(jìn)行矩陣轉(zhuǎn)置運(yùn)算，從而減少了對(duì)內(nèi)部寄存器的使用。對(duì)IDCT系數(shù)矩陣進(jìn)行分解得到不同尺寸下的統(tǒng)一運(yùn)算電路結(jié)構(gòu)，利用流水線技術(shù)實(shí)現(xiàn)對(duì)運(yùn)算單元的加速，同時(shí)采用并行數(shù)據(jù)調(diào)度減少數(shù)據(jù)處理等待時(shí)間。設(shè)計(jì)結(jié)果表明，設(shè)計(jì)吞吐量為3.6點(diǎn)/時(shí)鐘周期，滿足了4k×2k@30 f/s視頻信號(hào)的實(shí)時(shí)處理需求。

全文鏈接：http://theprogrammingfactory.com/article/3000065549

中文引用格式： 黃友文，董洋. 一種HEVC標(biāo)準(zhǔn)中IDCT變換的FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2017，43(5)：38-40.
英文引用格式： Huang Youwen，Dong Yang. An IDCT transform implementation on FPGA in HEVC[J].Application of Electronic Technique，2017，43(5)：38-40.

29、基于FPGA的TMR電路跨時(shí)鐘域同步技術(shù)

摘要： 三模冗余(TMR)電路中的跨時(shí)鐘域信號(hào)可能會(huì)受到來(lái)自信號(hào)偏差和空間單粒子效應(yīng)(SEE)的組合影響。通過(guò)建立數(shù)學(xué)模型，對(duì)這兩個(gè)問(wèn)題進(jìn)行分析和量化。最后針對(duì)長(zhǎng)脈寬和短脈寬源信號(hào)的不同情況，提出了相應(yīng)的解決方案。

全文鏈接：http://theprogrammingfactory.com/article/3000058510

中文引用格式： 賴曉敏，泮朋軍，羅喚霖，等. 基于FPGA的TMR電路跨時(shí)鐘域同步技術(shù)[J].電子技術(shù)應(yīng)用，2017，43(1)：32-34，38.
英文引用格式： Lai Xiaomin，Pan Pengjun，Luo Huanlin，et al. Synchronization technology for TMR circuits across clock domains based on FPGA[J].Application of Electronic Technique，2017，43(1)：32-34，38.

30、一種基于FPGA實(shí)現(xiàn)的優(yōu)化正交匹配追蹤算法設(shè)計(jì)

摘要： 針對(duì)壓縮感知重構(gòu)算法中正交匹配追蹤(OMP)算法在每次迭代中不能選取最優(yōu)原子問(wèn)題，對(duì)OMP算法進(jìn)行優(yōu)化設(shè)計(jì)，保證了每次迭代的當(dāng)前觀測(cè)信號(hào)余量最小，并提出了一種基于FPGA 實(shí)現(xiàn)的優(yōu)化OMP算法硬件結(jié)構(gòu)設(shè)計(jì)。在矩陣分解部分采用了修正喬列斯基(Cholesky)分解方法，回避開(kāi)方運(yùn)算，以減少計(jì)算延時(shí)，易于FPGA實(shí)現(xiàn)。整個(gè)系統(tǒng)采用并行計(jì)算、資源復(fù)用技術(shù)，在提高運(yùn)算速度的同時(shí)減少資源利用。在Quartus II 開(kāi)發(fā)環(huán)境下對(duì)該設(shè)計(jì)進(jìn)行了RTL 級(jí)描述，并在FPGA仿真平臺(tái)上進(jìn)行仿真驗(yàn)證。仿真結(jié)果驗(yàn)證了設(shè)計(jì)的正確性。

全文鏈接：http://theprogrammingfactory.com/article/3000057515

中文引用格式： 蔣沅，沈培，代冀陽(yáng)，等. 一種基于FPGA實(shí)現(xiàn)的優(yōu)化正交匹配追蹤算法設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2015，41(10)：73-76，80.
英文引用格式： Jiang Yuan，Shen Pei，Dai Jiyang，et al. An orthogonal matching pursuit algorithm optimization design based on FPGA implementation[J].Application of Electronic Technique，2015，41(10)：73-76，80.

31、基于CAZAC序列的OFDM時(shí)頻同步方案及FPGA實(shí)現(xiàn)

摘要： 提出了一種基于CAZAC序列的OFDM時(shí)頻同步方案，給出了方案各部分的FPGA實(shí)現(xiàn)框圖和硬件電路實(shí)測(cè)效果。首先利用時(shí)域同步參考符號(hào)進(jìn)行分段相關(guān)得出定時(shí)估計(jì)，然后結(jié)合最大似然法進(jìn)行粗小偏估計(jì)，再將同步參考符號(hào)和FFT解調(diào)變換至頻域，利用兩個(gè)符號(hào)中所填充的CAZAC序列的差異性完成整偏估計(jì)，最后使用這兩個(gè)同步參考符號(hào)進(jìn)行細(xì)小偏估計(jì)。理論分析與仿真結(jié)果表明，與傳統(tǒng)方案相比，本方案定時(shí)估計(jì)性能較好，頻偏估計(jì)精度高，同時(shí)具有很好的工程實(shí)用性。

全文鏈接：http://theprogrammingfactory.com/article/3000055012

中文引用格式： 常凝，閆瑞軍，胡涵飛. 基于CAZAC序列的OFDM時(shí)頻同步方案及FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2016，42(10)：108-111，115.
英文引用格式： Chang Ning，Yan Ruijun，Hu Hanfei. Timing and frequency synchronization scheme based on CAZAC sequence and its FPGA implementation[J].Application of Electronic Technique，2016，42(10)：108-111，115.

32、基于Sobel算法圖像邊緣檢測(cè)的FPGA實(shí)現(xiàn)

摘要： 針對(duì)嵌入式軟件無(wú)法滿足數(shù)字圖像實(shí)時(shí)處理速度問(wèn)題，提出用硬件加速器的思想，通過(guò)FPGA實(shí)現(xiàn)Sobel邊緣檢測(cè)算法。通過(guò)乒乓操作、并行處理數(shù)據(jù)和流水線設(shè)計(jì)，大大提高算法的處理速度。采用模塊的硬件設(shè)計(jì)，保證了系統(tǒng)的可移植性和系統(tǒng)的擴(kuò)展性。最后使用Verilog HDL編程實(shí)現(xiàn)算法處理，并用Modelsim和MATLAB進(jìn)行了仿真和驗(yàn)證。

全文鏈接：http://theprogrammingfactory.com/article/3000054863

中文引用格式： 杜正聰，寧龍飛. 基于Sobel算法圖像邊緣檢測(cè)的FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2016，42(10)：89-91，95.
英文引用格式： Du Zhengcong，Ning Longfei. Image edge detection based on Sobel algorithm in FPGA implementation[J].Application of Electronic Technique，2016，42(10)：89-91，95.

33、基于FPGA的GPS接收機(jī)基帶處理硬件在環(huán)系統(tǒng)

摘要： 針對(duì)GPS跟蹤環(huán)路參數(shù)調(diào)試繁瑣復(fù)雜、FPGA反復(fù)編譯耗時(shí)多的問(wèn)題，設(shè)計(jì)了一種基于FPGA的GPS接收機(jī)基帶處理硬件在環(huán)系統(tǒng)。該系統(tǒng)以FPGA設(shè)計(jì)的GPS基帶處理為核心，完成衛(wèi)星信號(hào)的采集和基帶信號(hào)處理，并將處理結(jié)果通過(guò)以太網(wǎng)實(shí)時(shí)傳送到Simulink設(shè)計(jì)的跟蹤環(huán)路進(jìn)行處理，在處理完成后反饋到FPGA的基帶處理單元，完成衛(wèi)星信號(hào)的捕獲和跟蹤。經(jīng)測(cè)試，該系統(tǒng)實(shí)現(xiàn)了衛(wèi)星信號(hào)的捕獲和跟蹤，驗(yàn)證了該平臺(tái)的有效性和準(zhǔn)確性，提高了GPS跟蹤環(huán)路的設(shè)計(jì)、調(diào)試、驗(yàn)證、實(shí)現(xiàn)的效率,對(duì)快速開(kāi)發(fā)衛(wèi)星導(dǎo)航芯片和系統(tǒng)具有積極作用。

全文鏈接：http://theprogrammingfactory.com/article/3000052602

中文引用格式： 王家燃，王峰，魏東明，等. 基于FPGA的GPS接收機(jī)基帶處理硬件在環(huán)系統(tǒng)[J].電子技術(shù)應(yīng)用，2016，42(7)：60-63.
英文引用格式： Wang Jiaran，Wang Feng，Wei Dongming，et al. Hardware-in-the-Loop system of GPS receiver baseband processor based on FPGA[J].Application of Electronic Technique，2016，42(7)：60-63.

34、基于5G無(wú)線通信的稀疏碼多址接入系統(tǒng)的FPGA實(shí)現(xiàn)

摘要： 在理解無(wú)線通信多址接入的基礎(chǔ)之上，提出了一種低復(fù)雜度的基于5G無(wú)線通信的稀疏碼多址接入系統(tǒng)的FPGA實(shí)現(xiàn)方案，利用可綜合的Verilog語(yǔ)言在QuartusII及ModelSim平臺(tái)下完成了電路的設(shè)計(jì)綜合仿真及FPGA驗(yàn)證，結(jié)果證明該設(shè)計(jì)實(shí)現(xiàn)功能完備，可以實(shí)際應(yīng)用。

全文鏈接：http://theprogrammingfactory.com/article/3000024327

中文引用格式： 宋春雪，文萍，張學(xué)晨. 基于5G無(wú)線通信的稀疏碼多址接入系統(tǒng)的FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2016，42(7)：8-12.
英文引用格式： Song Chunxue,Wen Ping，Zhang Xuechen. FPGA implementation of the sparse code multiple access system based on 5G wireless communication[J].Application of Electronic Technique，2016，42(7)：8-12.

35、基于FPGA的LFSR異步加解密系統(tǒng)

摘要： 線性反饋移位寄存器（LFSR）偽隨機(jī)序列作為流密碼的一種，具有原理清晰、不可預(yù)測(cè)性強(qiáng)的特點(diǎn)，被廣泛應(yīng)用于各種加解密場(chǎng)合。針對(duì)目前基于LFSR的加解密系統(tǒng)只能應(yīng)用于同步工作模式的局限性，設(shè)計(jì)了一種可配置的LFSR異步加解密系統(tǒng)，并對(duì)其進(jìn)行了基于FPGA的硬件實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果顯示，其既具備LFSR序列的優(yōu)秀性能，又可以實(shí)現(xiàn)異步加解密，具有一定的實(shí)際應(yīng)用價(jià)值。

全文鏈接：http://theprogrammingfactory.com/article/3000023078

中文引用格式： 潘必韜，聶小龍，王祖強(qiáng). 基于FPGA的LFSR異步加解密系統(tǒng)[J].電子技術(shù)應(yīng)用，2016，42(6)：56-58.
英文引用格式： Pan Bitao，Nie Xiaolong，Wang Zuqiang. Asynchronous LFSR encryption system based on FPGA[J].Application of Electronic Technique，2016，42(6)：56-58.

36、視頻縮放在FPGA中的應(yīng)用和實(shí)現(xiàn)

摘要： 針對(duì)某顯示系統(tǒng)中監(jiān)控視頻控制器的實(shí)際需求，設(shè)計(jì)了一種可實(shí)現(xiàn)四路視頻信號(hào)實(shí)時(shí)縮放的電路架構(gòu)。通過(guò)權(quán)衡幾種常用圖像縮放算法的顯示質(zhì)量和硬件可行性，選擇用雙線性插值算法實(shí)現(xiàn)視頻的縮放，并在FPGA平臺(tái)上以雙口RAM資源構(gòu)建的線緩存作為算法硬件實(shí)現(xiàn)，該算法主要由視頻數(shù)據(jù)緩沖模塊、插值系數(shù)產(chǎn)生模塊以及整體控制模塊構(gòu)成。本設(shè)計(jì)在滿足視頻縮放質(zhì)量要求的基礎(chǔ)上，避免了采用過(guò)于復(fù)雜算法而消耗過(guò)多的FPGA資源，有效地解決了視頻縮放時(shí)原始圖像信息量丟失導(dǎo)致圖像失真的問(wèn)題。結(jié)果表明，該設(shè)計(jì)能夠?qū)崿F(xiàn)任意比例的視頻縮放，實(shí)時(shí)性高，應(yīng)用靈活，縮放后顯示效果良好，能夠滿足實(shí)際工程的要求。

全文鏈接：http://theprogrammingfactory.com/article/3000022756

中文引用格式： 張梁，王景存,梅鏢. 視頻縮放在FPGA中的應(yīng)用和實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2016，42(6)：34-37.
英文引用格式： Zhang Liang，Wang Jingcun，Mei Biao. Application and implementation of video scaling algorithm based on FPGA[J].Application of Electronic Technique，2016，42(6)：34-37.

37、基于SRAM型FPGA的SEU敏感性研究

摘要： 目前星載信號(hào)處理平臺(tái)中大量使用商用芯片，但商用芯片抗輻射能力較弱，在空間環(huán)境下常出現(xiàn)單粒子翻轉(zhuǎn)(Single Event Upset，SEU)，從而造成系統(tǒng)功能紊亂，甚至中斷。提出以星載信號(hào)處理平臺(tái)中大量使用的SRAM型FPGA為研究對(duì)象，采用故障注入的方式研究FPGA中不同硬件資源對(duì)于SEU效應(yīng)的敏感性問(wèn)題。根據(jù)不同資源對(duì)SEU效應(yīng)表現(xiàn)出不同敏感性的結(jié)論，可在SRAM型FPGA的抗SEU防護(hù)上進(jìn)行有針對(duì)性的設(shè)計(jì)。

全文鏈接：http://theprogrammingfactory.com/article/3000020191

中文引用格式： 馮興，王大鳴，張彥奎，等. 基于SRAM型FPGA的SEU敏感性研究[J].電子技術(shù)應(yīng)用，2016，42(5)：53-56.
英文引用格式： Feng Xing，Wang Daming，Zhang Yankui，et al. SEU sensitivity research in SRAM-based FPGA[J].Application of Electronic Technique，2016，42(5)：53-56.

38、基于FPGA抗高沖擊機(jī)載雷達(dá)回波存儲(chǔ)系統(tǒng)設(shè)計(jì)

摘要： 機(jī)載多普勒雷達(dá)回波正交兩路信號(hào)數(shù)據(jù)量大，傳輸速率高。機(jī)載環(huán)境復(fù)雜并且如果發(fā)生空難，存儲(chǔ)設(shè)備跌落將經(jīng)受高沖擊作用，殼體極易變形使內(nèi)部電路損壞，導(dǎo)致所記錄數(shù)據(jù)丟失。傳統(tǒng)總線式控制數(shù)據(jù)記錄儀存儲(chǔ)容量小，傳輸速率慢，無(wú)法承受跌落沖擊。針對(duì)這些問(wèn)題，設(shè)計(jì)了基于硬件控制的雙通道雷達(dá)回波存儲(chǔ)系統(tǒng)，可以存儲(chǔ)兩路共128 GB數(shù)據(jù)，存儲(chǔ)速率可達(dá)160 MB/s，并提出合理的機(jī)械結(jié)構(gòu)設(shè)計(jì)，進(jìn)行兩級(jí)緩沖防護(hù)。實(shí)驗(yàn)結(jié)果表明，系統(tǒng)在高沖擊惡劣環(huán)境下數(shù)據(jù)可以有效回讀。

全文鏈接：http://theprogrammingfactory.com/article/3000019080

中文引用格式： 范國(guó)浩，張艷兵，李新娥. 基于FPGA抗高沖擊機(jī)載雷達(dá)回波存儲(chǔ)系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2016，42(4)：78-80，84.
英文引用格式： Fan Guohao，Zhang Yanbing，Li Xine. Design of airborne radar echo storage system with high impact resistance based on FPGA[J].Application of Electronic Technique，2016，42(4)：78-80，84.

39、基于FPGA的改進(jìn)結(jié)構(gòu)的DDS設(shè)計(jì)與實(shí)現(xiàn)

摘要： 主要介紹了數(shù)字頻率合成器的原理和雜散來(lái)源，給出了節(jié)約存儲(chǔ)空間的ROM表的壓縮算法，采用相位抖動(dòng)和平衡DAC方法對(duì)DDS結(jié)構(gòu)進(jìn)行了改進(jìn)，抑制了相位截?cái)嗾`差和減小了DAC非理想特性的影響。仿真分析了用于相位抖動(dòng)的隨機(jī)序列周期性對(duì)雜散的影響，最后基于FPGA平臺(tái)實(shí)現(xiàn)了改進(jìn)結(jié)構(gòu)的DDS，并對(duì)結(jié)果進(jìn)行了測(cè)試。測(cè)試結(jié)果表明DDS用作跳頻器時(shí)，雜散抑制優(yōu)于40 dBc。采用此種方法設(shè)計(jì)的DDS雜散抑制度高，穩(wěn)定性好，性能優(yōu)越。

全文鏈接：http://theprogrammingfactory.com/article/3000017263

中文引用格式： 王碩，馬永奎，高玉龍，等. 基于FPGA的改進(jìn)結(jié)構(gòu)的DDS設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2016，42(3)：28-30，34.
英文引用格式： Wang Shuo，Ma Yongkui，Gao Yulong，et al. Design and implementation of the improved structure of DDS based on FPGA[J].Application of Electronic Technique，2016，42(3)：28-30，34.

40、基于OTSU算法的FPGA實(shí)時(shí)繞距測(cè)量系統(tǒng)

摘要： 隨著FPGA芯片集成度的提高，加之其價(jià)格低廉的優(yōu)勢(shì)，越來(lái)越多的視頻圖像處理平臺(tái)采用基于FPGA技術(shù)的方案。設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)基于OTSU算法的FPGA實(shí)時(shí)繞距測(cè)量系統(tǒng)。首先設(shè)計(jì)了視頻圖像灰度化的非浮點(diǎn)運(yùn)算實(shí)現(xiàn)，然后詳細(xì)討論了OTSU算法的硬件實(shí)現(xiàn)方案，包括其原理、公式簡(jiǎn)化、流水線處理等。經(jīng)過(guò)OTSU算法處理之后，接著通過(guò)統(tǒng)計(jì)二值圖像中雙絞線部分的列寬，計(jì)算兩個(gè)最窄列寬之間的距離即繞距。最后在片上可編程系統(tǒng)上編寫(xiě)軟件模塊實(shí)現(xiàn)功能。

全文鏈接：http://theprogrammingfactory.com/article/3000007421

中文引用格式： 林宜丙，石守東，孫書(shū)丹. 基于OTSU算法的FPGA實(shí)時(shí)繞距測(cè)量系統(tǒng)[J].電子技術(shù)應(yīng)用，2015，41(7)：15-18，22.
英文引用格式： Lin Yibing，Shi Shoudong, Sun Shudan. The FPGA real-time distance measuring system based on OTSU algorithm[J].Application of Electronic Technique，2015，41(7)：15-18，22.

41、基于FPGA的數(shù)字卷積加減速算法的設(shè)計(jì)與實(shí)現(xiàn)

摘要： 為了減小計(jì)算量，引入了數(shù)字卷積采用FPGA硬件編程的方式實(shí)現(xiàn)加減速控制算法，提高了算法的穩(wěn)定性和運(yùn)算速度；為了減小速度誤差和位置誤差，在不同情況下采用相應(yīng)的補(bǔ)償算法來(lái)實(shí)現(xiàn)對(duì)定點(diǎn)數(shù)運(yùn)算過(guò)程中的余數(shù)處理；針對(duì)數(shù)字卷積運(yùn)算之前產(chǎn)生的余數(shù)，在速度序列的末尾添加速度補(bǔ)償序列來(lái)消除余數(shù)誤差；對(duì)于數(shù)字卷積運(yùn)算過(guò)程中產(chǎn)生的余數(shù)，采用余數(shù)累加的方式來(lái)減小余數(shù)誤差。

全文鏈接：http://theprogrammingfactory.com/article/3000010026

中文引用格式： 程文雅，高敏，李盛培. 基于FPGA的數(shù)字卷積加減速算法的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2015，41(8)：43-46.
英文引用格式： Cheng Wenya，Gao Min，Li Shengpei. Design and implementation of a FPGA-based digital convolution acceleration and deceleration algorithm[J].Application of Electronic Technique，2015，41(8)：43-46.

42、基于FPGA實(shí)現(xiàn)AES的側(cè)信道碰撞攻擊

摘要： 為了解決攻擊點(diǎn)在能量跡中具體位置的識(shí)別問(wèn)題，在對(duì)側(cè)信道碰撞攻擊技術(shù)研究的基礎(chǔ)上，提出了通過(guò)計(jì)算能量跡中每個(gè)采樣點(diǎn)的方差來(lái)識(shí)別攻擊點(diǎn)的方差檢查技術(shù)。

全文鏈接：http://theprogrammingfactory.com/article/3000002546

中文引用格式：郭建飛,王忠,嚴(yán)迎建,郭朋飛.基于FPGA實(shí)現(xiàn)AES的側(cè)信道碰撞攻擊[J].電子技術(shù)應(yīng)用,2014,40(10):66-68+71.

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