亚洲欧洲精品天堂在线会员,国产精品厕所偷窥盗摄,深夜a级毛片免费视频

【論文集錦】基于Xilinx FPGA的《電子技術(shù)應(yīng)用》優(yōu)秀論文集錦

日期： 2018-12-17

作者：《電子技術(shù)應(yīng)用》

關(guān)鍵詞： FPGA Xilinx 數(shù)據(jù)中心 ACAP平臺(tái) AI

Xilinx作為FPGA的發(fā)明者，創(chuàng)新的基因代代相傳。

20多年前，Xilinx創(chuàng)立的無生產(chǎn)線(Fabless)模式可以說是對(duì)半導(dǎo)體產(chǎn)業(yè)最大的貢獻(xiàn)。創(chuàng)新，讓Xilinx擁有全球一半以上的市場(chǎng)，提供90%的高端FPGA產(chǎn)品。

在2018年10月XDF北京站上，Xilinx又一次宣布調(diào)整產(chǎn)品的架構(gòu)，從FPGA芯片廠商向平臺(tái)廠商轉(zhuǎn)型，并發(fā)布新的平臺(tái)——ACAP（Adaptive Compute Acceleration Platform，自適應(yīng)計(jì)算加速平臺(tái)）以迎接數(shù)據(jù)中心、AI帶來的新機(jī)遇。

小編整理了《電子技術(shù)應(yīng)用》近來刊登的基于Xilinx FPGA的技術(shù)應(yīng)用論文，歡迎相關(guān)領(lǐng)域研究者參考借鑒！

1、基于FPGA的SRRC濾波及多速率變換

摘要： 為消除通信系統(tǒng)中的碼間串?dāng)_，提高頻帶利用率，常采用平方根升余弦濾波器來實(shí)現(xiàn)基帶信號(hào)的成形濾波處理；為實(shí)現(xiàn)不同符號(hào)率的信號(hào)在通信系統(tǒng)中的高速率傳輸，常采用數(shù)字信號(hào)處理中的多速率變換技術(shù)提高數(shù)字信號(hào)的采樣率。采用平方根升余弦濾波器及半帶、CIC、Farrow濾波器級(jí)聯(lián)，基于FPGA實(shí)現(xiàn)了一種多速率變換模塊。該模塊能夠?qū)崿F(xiàn)任意倍數(shù)的上采樣變換，且通過在線重載升余弦滾降系數(shù)，及CIC濾波器、Farrow濾波器上采樣倍數(shù)，有效節(jié)約了FPGA內(nèi)部資源。在ISE平臺(tái)采用Verilog編程及IP核調(diào)用實(shí)現(xiàn)了該SRRC濾波及多速率變換模塊，并給出了ModelSim仿真波形及實(shí)驗(yàn)結(jié)果，驗(yàn)證了其升余弦滾降及變速率特性，有效消除了碼間干擾，提高頻帶利用率。其實(shí)現(xiàn)方式簡(jiǎn)單、高效。

全文鏈接：http://theprogrammingfactory.com/article/3000091841

中文引用格式： 楊陽，閆崢，劉民偉，等. 基于FPGA的SRRC濾波及多速率變換[J].電子技術(shù)應(yīng)用，2018，44(10)：41-44.
英文引用格式： Yang Yang，Yan Zheng，Liu Minwei，et al. A Realization of SRRC filter and multi-rate conversion based on FPGA[J]. Application of Electronic Technique，2018，44(10)：41-44.

2、基于FPGA的DDR3六通道讀寫防沖突設(shè)計(jì)

摘要： 為了解決期貨行情數(shù)據(jù)加速處理中多個(gè)通道同時(shí)訪問DDR3時(shí)出現(xiàn)的數(shù)據(jù)讀寫沖突問題，實(shí)現(xiàn)了一種基于FPGA的DDR3六通道讀寫防沖突設(shè)計(jì),完成了對(duì)單片DDR3內(nèi)存條的多通道實(shí)時(shí)訪問控制需求。通過ChipScope工具采樣結(jié)果證明了設(shè)計(jì)的可行性，提高了并行處理的速度，極大程度地降低了期貨行情數(shù)據(jù)處理中行情計(jì)算的時(shí)間開銷，最高通道速率可達(dá)5.0 GB/s以上，帶寬利用率可達(dá)80%以上，在多通道數(shù)據(jù)讀寫應(yīng)用中具有很高的實(shí)用價(jià)值。

全文鏈接：http://theprogrammingfactory.com/article/3000086048

中文引用格式： 張鳳麒，張延彬，王忠勇. 基于FPGA的DDR3六通道讀寫防沖突設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(7)：68-71，80.
英文引用格式： Zhang Fengqi，Zhang Yanbin，Wang Zhongyong. Anti-conflict design for reading and writing of DDR3 six channels based on FPGA[J]. Application of Electronic Technique，2018，44(7)：68-71，80.

3、基于FPGA的HEVC感興趣區(qū)域編碼算法研究與設(shè)計(jì)

摘要： 為了在保證視頻質(zhì)量的前提下降低視頻編碼碼率，基于FPGA并行處理和HEVC視頻分塊編碼的特點(diǎn)，提出一種基于塊匹配的高斯背景建模-感興趣區(qū)域(ROI)映射算法，并用于HEVC視頻編碼。通過基于塊匹配的高斯方法建立背景幀后，利用SAD判別準(zhǔn)則對(duì)視頻幀的編碼塊進(jìn)行二分類，進(jìn)而映射到編碼樹單元(CTU)；然后根據(jù)率失真特性對(duì)ROI區(qū)域和非ROI區(qū)域的量化參數(shù)進(jìn)行自適應(yīng)調(diào)整，并進(jìn)入后續(xù)的HEVC編碼過程。實(shí)驗(yàn)結(jié)果表明，在FPGA平臺(tái)上該算法運(yùn)行速度高達(dá)22 fps@ 1080 p；建模后提取的ROI映射CTU區(qū)域變質(zhì)量編碼可得到平均約10%的碼率節(jié)省，視頻質(zhì)量保持穩(wěn)定。

全文鏈接：http://theprogrammingfactory.com/article/3000085831

中文引用格式： 李申，嚴(yán)偉，夏珺，等. 基于FPGA的HEVC感興趣區(qū)域編碼算法研究與設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(7)：52-55.
英文引用格式： Li Shen，Yan Wei，Xia Jun，et al. Study and design of region of interest encoding algorithm for HEVC based on FPGA[J]. Application of Electronic Technique，2018，44(7)：52-55.

4、基于三層級(jí)低開銷的FPGA多比特翻轉(zhuǎn)緩解技術(shù)

摘要： 商用現(xiàn)貨型FPGA被認(rèn)為是解決目前空間應(yīng)用對(duì)處理能力需求不斷增加的唯一途徑，由于其對(duì)多比特翻轉(zhuǎn)的敏感性，需要針對(duì)空間應(yīng)用的單粒子效應(yīng)采取專門的設(shè)計(jì)加固技術(shù)。提出了基于用戶邏輯層、配置存儲(chǔ)器層和控制層3個(gè)層級(jí)的容錯(cuò)技術(shù)框架。在用戶邏輯層，提出了一種新型的低開銷的FTR策略用于用戶邏輯的錯(cuò)誤檢測(cè)；在配置存儲(chǔ)器級(jí)，提出了基于模塊和幀的動(dòng)態(tài)部分可重構(gòu)策略用于處理配置存儲(chǔ)器的錯(cuò)誤；在控制級(jí)，以Xilinx ZYNQ片上系統(tǒng)型FPGA為目標(biāo)，利用其嵌入的硬核處理器進(jìn)行基于檢查點(diǎn)和卷回體制的電路狀態(tài)保存和恢復(fù)。整個(gè)容錯(cuò)技術(shù)框架在7級(jí)流水的LEON3開源器處理器中進(jìn)行了故障注入的試驗(yàn)驗(yàn)證，試驗(yàn)結(jié)果顯示在增加85%的LUT資源和125%的觸發(fā)器資源使用條件下，99.997%注入的故障得到了及時(shí)糾正。

全文鏈接：http://theprogrammingfactory.com/article/3000080387

中文引用格式： 張小林，丁磊，顧黎明. 基于三層級(jí)低開銷的FPGA多比特翻轉(zhuǎn)緩解技術(shù)[J].電子技術(shù)應(yīng)用，2018，44(4)：61-64，68.
英文引用格式： Zhang Xiaolin，Ding Lei，Gu Liming. Three abstraction levels based low overhead scheme of multiple bit upsets mitigation for FPGA[J]. Application of Electronic Technique，2018，44(4)：61-64，68.

5、基于RO電路變化PUF的FPGA實(shí)現(xiàn)

摘要： 現(xiàn)代密碼協(xié)議規(guī)定只有授權(quán)參與者才可以獲得密鑰和訪問信息的權(quán)限。然而，通過侵入系統(tǒng)泄露密碼的方法層出不窮，給現(xiàn)代信息安全造成嚴(yán)重的威脅。對(duì)此問題，PUF不可克隆的優(yōu)點(diǎn)，為信息安全提供了進(jìn)一步的保障。例如：RO PUF、Arbiter PUF、SRAM PUF。通過把物理信息集成到電路設(shè)計(jì)從而實(shí)現(xiàn)PUF的設(shè)計(jì)，與現(xiàn)有RO PUF相比，PISO移位寄存器的運(yùn)用減少了更多的硬件資源。由4位激勵(lì)能夠產(chǎn)生16位隨機(jī)響應(yīng)，大大增加了激勵(lì)響應(yīng)對(duì)的數(shù)目，而且通過FPGA測(cè)得內(nèi)部漢明距離是符合要求的。

全文鏈接：http://theprogrammingfactory.com/article/3000082241

中文引用格式： 李雪營(yíng)，李磊，胡劍浩，等. 基于RO電路變化PUF的FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(5)：39-42.
英文引用格式： Li Xueying，Li Lei，Hu Jianhao，et al. Implementation of PUF based on RO circuit[J]. Application of Electronic Technique，2018，44(5)：39-42.

6、一種基于FPGA的低功耗高速解碼器設(shè)計(jì)

摘要： 針對(duì)傳統(tǒng)編解碼算法復(fù)雜度高、不易擴(kuò)展等問題，對(duì)自編碼神經(jīng)網(wǎng)絡(luò)前向傳播算法和結(jié)構(gòu)進(jìn)行了研究，提出了一種以自編碼神經(jīng)網(wǎng)絡(luò)為編解碼算法，以FPGA為實(shí)現(xiàn)平臺(tái)的低功耗高速解碼器系統(tǒng)。該系統(tǒng)實(shí)現(xiàn)了字符的編解碼，同時(shí)可被應(yīng)用于各種多媒體信息的編解碼。通過ModelSim仿真，Xilinx ISE實(shí)現(xiàn)后進(jìn)行硬件實(shí)測(cè)，對(duì)計(jì)算精度、資源消耗、計(jì)算速度和功耗等進(jìn)行分析。實(shí)驗(yàn)測(cè)試結(jié)果表明，所設(shè)計(jì)的解碼器能夠正確完成數(shù)據(jù)解碼功能，算法簡(jiǎn)潔高效，擴(kuò)展能力強(qiáng)，系統(tǒng)具有低功耗、速度快等特點(diǎn)，可廣泛應(yīng)用于各種低功耗、便攜式產(chǎn)品。

全文鏈接：http://theprogrammingfactory.com/article/3000080146

中文引用格式： 周松江，李圣辰，劉明. 一種基于FPGA的低功耗高速解碼器設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(4)：27-32.
英文引用格式： Zhou Songjiang，Li Shengchen，Liu Ming. A low power and high speed decoder design based on FPGA[J]. Application of Electronic Technique，2018，44(4)：27-32.

7、基于分?jǐn)?shù)低階協(xié)方差譜的頻譜感知算法研究及其FPGA實(shí)現(xiàn)

摘要： 在對(duì)非高斯噪聲情況下主用戶頻譜感知問題的理論研究之上，采用α穩(wěn)定分布模型描述認(rèn)知通信系統(tǒng)的非高斯噪聲，給出了一種基于分?jǐn)?shù)低階協(xié)方差的感知方法，并采用分?jǐn)?shù)低階協(xié)方差譜對(duì)α穩(wěn)定分布噪聲下的主用戶信號(hào)進(jìn)行了譜估計(jì),較好地解決了在非高斯噪聲情況下傳統(tǒng)的功率譜估計(jì)性能失效的問題。在此基礎(chǔ)上針對(duì)FPGA的特性，進(jìn)一步優(yōu)化了算法，在FPGA上設(shè)計(jì)并實(shí)現(xiàn)了基于該算法的感知系統(tǒng)。系統(tǒng)利用FPGA產(chǎn)生中心頻率為25 MHz、帶寬為12.5 MHz的QPSK信號(hào)和特征指數(shù)為1的α穩(wěn)定分布噪聲作為主用戶信號(hào)，設(shè)計(jì)相應(yīng)的數(shù)字信號(hào)處理模塊，并在此系統(tǒng)中驗(yàn)證了基于分?jǐn)?shù)低階協(xié)方差的感知方法能夠有效地從α穩(wěn)定分布噪聲中檢測(cè)出主信號(hào)的存在。該系統(tǒng)運(yùn)行穩(wěn)定，可移植性強(qiáng)，適用于不同的主用戶頻譜檢測(cè)方案在此系統(tǒng)上進(jìn)行實(shí)現(xiàn)與驗(yàn)證。

全文鏈接：http://theprogrammingfactory.com/article/3000078882

中文引用格式： 趙海楊，包亞萍，朱曉梅，等. 基于分?jǐn)?shù)低階協(xié)方差譜的頻譜感知算法研究及其FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(3)：43-46.
英文引用格式： Zhao Haiyang，Bao Yaping，Zhu Xiaomei，et al. Research and FPGA implementation of spectrum sensing algorithm based on fractional lower order covariance spectrum[J]. Application of Electronic Technique，2018，44(3)：43-46.

8、基于分段多項(xiàng)式近似的DDFS研究及FPGA實(shí)現(xiàn)

摘要： 提出一種直接數(shù)字頻率合成器(DDFS)的設(shè)計(jì)方法，采用分段多項(xiàng)式近似的算法模型代替?zhèn)鹘y(tǒng)的查找表方式，實(shí)現(xiàn)相位至余弦幅度的映射。選擇擬合余弦函數(shù)均方誤差最小的兩段四階偶次冪多項(xiàng)式，使在合成信號(hào)的無雜散動(dòng)態(tài)范圍(SFDR)達(dá)到最大(94.98 dBc)。然后基于FPGA實(shí)現(xiàn)了相幅映射為14位輸入位寬結(jié)構(gòu)的DDFS，對(duì)實(shí)現(xiàn)該方法定點(diǎn)量化的數(shù)字系統(tǒng)進(jìn)行了分析和優(yōu)化，結(jié)果表明，量化后的DDFS輸出信號(hào)幅度的絕對(duì)誤差小于2.6×10-4，SFDR約93 dBc，接近理論上的SFDR上界。該研究工作為下一代天基感應(yīng)式磁力儀的高精度在軌定標(biāo)信號(hào)源提供一種可能的新方法。

全文鏈接：http://theprogrammingfactory.com/article/3000078619

中文引用格式： 韓瀟，曾立，占豐，等. 基于分段多項(xiàng)式近似的DDFS研究及FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(3)：22-25，30.
英文引用格式： Han Xiao，Zeng Li，Zhan Feng，et al. FPGA implementation of a direct digital frequency synthesizer based on piecewise polynomial approximation[J]. Application of Electronic Technique，2018，44(3)：22-25，30.

9、基于前導(dǎo)的OFDM系統(tǒng)信道估計(jì)及FPGA實(shí)現(xiàn)

摘要： 在分析了802.11a WLAN系統(tǒng)發(fā)送與接收機(jī)模型基礎(chǔ)上，提出了基于前導(dǎo)的OFDM的信道估計(jì)與均衡及FPGA實(shí)現(xiàn)的方案，其中包括信道的估計(jì)與補(bǔ)償。方案中的各電路模塊使用Verilog HDL語言編寫，并在Xilinx 的編程軟件Vivado 14.2下進(jìn)行編譯、仿真與綜合。仿真結(jié)果表明：電路系統(tǒng)各模塊運(yùn)行良好，能夠?qū)π诺肋M(jìn)行估計(jì)與補(bǔ)償，符合設(shè)計(jì)要求。

全文鏈接：http://theprogrammingfactory.com/article/3000077194

中文引用格式： 魏良財(cái)，彭端. 基于前導(dǎo)的OFDM系統(tǒng)信道估計(jì)及FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(2)：20-22，26.
英文引用格式： Wei Liangcai，Peng Duan. The FPGA implementation of OFDM system on channel estimation and equalization on preamble[J]. Application of Electronic Technique，2018，44(2)：20-22，26.

10、帶通采樣星載AIS非相干接收機(jī)的FPGA實(shí)現(xiàn)

摘要： 針對(duì)星載船舶自動(dòng)識(shí)別系統(tǒng)(AIS)接收機(jī)接收信號(hào)帶寬窄、多普勒頻偏大，以及系統(tǒng)復(fù)雜度要求低的特點(diǎn)，在FPGA上設(shè)計(jì)了一種帶通采樣的AIS非相干接收機(jī)，采用兩級(jí)數(shù)字下變頻結(jié)構(gòu)來降低FPGA處理壓力，并減少邏輯資源消耗；采用數(shù)字鑒頻和低通濾波的方法實(shí)現(xiàn)AIS信號(hào)的非相干解調(diào)。在AD9246+Xilinx xc4vlx80 FPGA的核心板上進(jìn)行了AIS信號(hào)的解調(diào)測(cè)試，驗(yàn)證設(shè)計(jì)的正確性。該設(shè)計(jì)方案占用資源少，有利于AIS設(shè)備的小型化，并降低了硬件成本。

全文鏈接：http://theprogrammingfactory.com/article/3000075993

中文引用格式： 唐然，吳虹，程樹軍，等. 帶通采樣星載AIS非相干接收機(jī)的FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2018，44(1)：33-36.
英文引用格式： Tang Ran，Wu Hong，Cheng Shujun，et al. FPGA implementation of satellite based AIS non-coherent receiver with bandpass sampling[J]. Application of Electronic Technique，2018，44(1)：33-36.

11、基于FPGA的多模式數(shù)字匹配濾波器的設(shè)計(jì)與實(shí)現(xiàn)

摘要： 數(shù)字匹配濾波器（DMF）是直接序列擴(kuò)頻（DSSS）通信系統(tǒng)的關(guān)鍵部件，采用FPGA設(shè)計(jì)數(shù)字匹配濾波器可以獲得更高的系統(tǒng)性能。首先介紹了數(shù)字匹配濾波器的原理，然后闡述了多模式DMF的設(shè)計(jì)原理，在同一個(gè)直接序列擴(kuò)頻通信系統(tǒng)的接收端集成多種模式，實(shí)現(xiàn)對(duì)多種擴(kuò)頻比擴(kuò)頻信號(hào)的解擴(kuò)，提高通信系統(tǒng)的性能。在此基礎(chǔ)上，通過MATLAB仿真驗(yàn)證其有效性，最后給出了FPGA實(shí)現(xiàn)的過程和結(jié)果。

全文鏈接：http://theprogrammingfactory.com/article/3000074753

中文引用格式： 林鑫. 基于FPGA的多模式數(shù)字匹配濾波器的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2017，43(12)：13-16.
英文引用格式： Lin Xin. Design and implementation of multi-mode digital matched filter based on FPGA[J].Application of Electronic Technique，2017，43(12)：13-16.

12、基于FPGA的高精度數(shù)字程控直流變換器設(shè)計(jì)

摘要： 精密儀器的快速發(fā)展對(duì)直流變換器品質(zhì)提出愈來愈高的要求。為了獲得穩(wěn)定高性能直流輸出，提出一種以FPGA為核心的數(shù)字程控直流變換器。介紹了該變換器的總體方案，給出主要硬件電路和軟件設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明，該變換器具有輸出精度高、紋波小、穩(wěn)定性好和可靠性高等特點(diǎn)，能夠滿足電子測(cè)量領(lǐng)域的要求。

全文鏈接：http://theprogrammingfactory.com/article/3000074576

中文引用格式： 張根苗，李斌，王群，等. 基于FPGA的高精度數(shù)字程控直流變換器設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(11)：139-142，146.
英文引用格式： Zhang Genmiao，Li Bin，Wang Qun，et al. Design of a high precision digital programmable DC converter based on FPGA[J].Application of Electronic Technique，2017，43(11)：139-142，146.

13、基于FPGA的自適應(yīng)MIMO-OFDM無線基帶傳輸系統(tǒng)的研究

摘要： 針對(duì)自適應(yīng)MIMO-OFDM無線基帶傳輸系統(tǒng)，提出了一種并行復(fù)用的基4-FFT/IFFT算法的FPGA實(shí)現(xiàn)方法，并對(duì)其中的自適應(yīng)數(shù)字調(diào)制、STBC編碼和FFT/IFFT模塊進(jìn)行了FPGA實(shí)現(xiàn)研究和仿真。仿真結(jié)果表明，該方法實(shí)現(xiàn)了模塊的功能，且性能良好，具有一定的應(yīng)用價(jià)值。

全文鏈接：http://theprogrammingfactory.com/article/3000072691

中文引用格式： 譚凱，彭端. 基于FPGA的自適應(yīng)MIMO-OFDM無線基帶傳輸系統(tǒng)的研究[J].電子技術(shù)應(yīng)用，2017，43(10)：44-46，51.
英文引用格式： Tan Kai，Peng Duan. Research of adaptive MIMO-OFDM wireless baseband transmission system based on FPGA[J].Application of Electronic Technique，2017，43(10)：44-46，51.

14、基于ADF4351和FPGA的合成頻率源的設(shè)計(jì)

摘要： 以數(shù)字鎖相環(huán)ADF4351和Xilinx公司的Spartan-6系FPGA為主要元件設(shè)計(jì)了一個(gè)合成頻率源。重點(diǎn)討論了ADF4351的工作原理、兩者之間的SPI通信過程、電路板的設(shè)計(jì)過程，并給出了關(guān)鍵的控制代碼和性能測(cè)試結(jié)果。該頻率源具有結(jié)構(gòu)簡(jiǎn)單、成本低廉、代碼占用資源少、易于維護(hù)和升級(jí)等特點(diǎn)，在100~700 MHz的寬頻范圍內(nèi)可輸出SFDR為40 dB左右的穩(wěn)定波形。

全文鏈接：http://theprogrammingfactory.com/article/3000072631

中文引用格式： 王晗，程誠(chéng)，施嘉儒. 基于ADF4351和FPGA的合成頻率源的設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(10)：34-38，43.
英文引用格式： Wang Han，Cheng Cheng，Shi Jiaru. Design of a frequency synthesizer based on ADF4351 and FPGA[J].Application of Electronic Technique，2017，43(10)：34-38，43.

15、基于FPGA的高速串行數(shù)據(jù)收發(fā)接口設(shè)計(jì)

摘要： 針對(duì)傳統(tǒng)ADC/DAC應(yīng)用中采樣數(shù)據(jù)并行傳輸存在線間串?dāng)_大、同步難等問題，設(shè)計(jì)了一種基于高速串行協(xié)議——JESD204B的數(shù)據(jù)收發(fā)接口。以Xilinx公司V7系列FPGA為核心控制單元設(shè)計(jì)電路，在單通道傳輸速率為6 Gb/s的條件下完成數(shù)據(jù)收發(fā)測(cè)試，驗(yàn)證了傳輸過程中數(shù)據(jù)的同步性、準(zhǔn)確性及整體方案的可行性。設(shè)計(jì)結(jié)果表明，這種串行傳輸方式不僅解決了并行傳輸所帶來的諸多問題，還降低了制板設(shè)計(jì)時(shí)PCB布線的復(fù)雜程度、減少了板層數(shù)量、節(jié)約了成本。

全文鏈接：http://theprogrammingfactory.com/article/3000067258

中文引用格式： 劉安，禹衛(wèi)東，馬小兵，等. 基于FPGA的高速串行數(shù)據(jù)收發(fā)接口設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(6)：48-51.
英文引用格式： Liu An，Yu Weidong，Ma Xiaobing，et al. Design of high-speed serial data transceiver interface based on FPGA[J].Application of Electronic Technique，2017，43(6)：48-51.

16、基于FPGA的極化碼譯碼研究及實(shí)現(xiàn)

摘要： 在二進(jìn)制離散無記憶信道中極化碼可以達(dá)到其信道極限容量，并且實(shí)現(xiàn)的復(fù)雜度較低，這在通信領(lǐng)域無疑是一個(gè)重大突破，因此在FPGA中實(shí)現(xiàn)極化碼的譯碼有著非常重要的研究意義。首先介紹了SC（Successive Cancellation）譯碼算法，并將該算法的蝶形結(jié)構(gòu)改進(jìn)為線形結(jié)構(gòu)從而提高了譯碼效率；接著對(duì)譯碼算法做了包括最小和譯碼、定點(diǎn)量化和資源共享的改進(jìn)，以便于在硬件中更容易實(shí)現(xiàn)；最后在FPGA中實(shí)現(xiàn)了極化碼的譯碼并給出了測(cè)試波形以及對(duì)不同編碼塊長(zhǎng)度的綜合資源進(jìn)行了對(duì)比。實(shí)驗(yàn)結(jié)果表明，譯碼的最高頻率可達(dá)145 MHz，吞吐率可達(dá)36.4 Mbps。

全文鏈接：http://theprogrammingfactory.com/article/3000067130

中文引用格式： 鄧媛媛，卿粼波，王正勇，等. 基于FPGA的極化碼譯碼研究及實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2017，43(6)：37-40，44.
英文引用格式： Deng Yuanyuan，Qing Linbo，Wang Zhengyong，et al. The research and implementation of polarization code decoding based on FPGA[J].Application of Electronic Technique，2017，43(6)：37-40，44.

17、基于能量攻擊的FPGA克隆技術(shù)研究

摘要： 針對(duì)FPGA克隆技術(shù)展開研究，指出其關(guān)鍵問題在于對(duì)加密密鑰的攻擊，并以Xilinx公司7系列FPGA為列，討論了采用AES-256 CBC模式解密條件下的攻擊點(diǎn)函數(shù)選擇方法，通過單比特功耗模型實(shí)施差分能量攻擊，成功恢復(fù)了256 bit密鑰。同時(shí)，針對(duì)不可直接代入密鑰檢驗(yàn)正確性的問題，設(shè)計(jì)了一種基于DPA攻擊相關(guān)系數(shù)極性的檢驗(yàn)方法，避免了密鑰錯(cuò)誤引起FPGA錯(cuò)誤配置，實(shí)驗(yàn)表明，該方法能夠有效消除相關(guān)系數(shù)的“假峰”現(xiàn)象。

全文鏈接：http://theprogrammingfactory.com/article/3000063978

中文引用格式： 許紀(jì)鈞，嚴(yán)迎建. 基于能量攻擊的FPGA克隆技術(shù)研究[J].電子技術(shù)應(yīng)用，2017，43(4)：47-50.
英文引用格式： Xu Jijun，Yan Yingjian. FPGA cloning technology based on power attack[J].Application of Electronic Technique，2017，43(4)：47-50.

18、基于FPGA的寬頻超聲波電源頻率跟蹤系統(tǒng)設(shè)計(jì)

摘要： 針對(duì)傳統(tǒng)超聲波電源無法驅(qū)動(dòng)及鎖頻不同諧振頻率段的換能器，實(shí)現(xiàn)不了寬頻域內(nèi)的鎖相和頻率跟蹤的問題，設(shè)計(jì)了一種基于FPGA的具有自動(dòng)頻率搜索與跟蹤、動(dòng)態(tài)匹配不同諧振頻率換能器的寬頻域超聲波電源。根據(jù)換能器的阻抗特性曲線，設(shè)計(jì)出動(dòng)態(tài)步長(zhǎng)的寬頻域頻率搜索方法，快速跟蹤到換能器的諧振頻率，并根據(jù)反饋電路的電壓電流相位差，實(shí)時(shí)調(diào)整輸出頻率，鎖定整個(gè)系統(tǒng)工作在諧振狀態(tài)。實(shí)驗(yàn)結(jié)果表明，設(shè)計(jì)的寬頻域超聲波電源頻率搜索快、跟蹤準(zhǔn)，動(dòng)態(tài)匹配換能器適應(yīng)性好。

全文鏈接：http://theprogrammingfactory.com/article/3000062398

中文引用格式： 蘇文虎，陳迅. 基于FPGA的寬頻超聲波電源頻率跟蹤系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(3)：59-62.
英文引用格式： Su Wenhu，Chen Xun. Research on frequency tracking system of wide-band ultrasonic power supply based on FPGA[J].Application of Electronic Technique，2017，43(3)：59-62.

19、彩色視頻增強(qiáng)算法關(guān)鍵技術(shù)FPGA實(shí)現(xiàn)

摘要： 隨著視頻設(shè)備的高速發(fā)展，數(shù)字視頻相關(guān)應(yīng)用同樣發(fā)展迅速，如監(jiān)控設(shè)備、行車記錄儀以及手機(jī)等電子產(chǎn)品。而如今數(shù)字視頻圖像增強(qiáng)的算法層出不窮，由于算法的復(fù)雜程度比較高，很難滿足實(shí)時(shí)性這一基本的要求。討論了基于Retinex模型的處理圖像像素以及拉伸尺度可配置的關(guān)鍵技術(shù)，對(duì)關(guān)鍵模塊進(jìn)行實(shí)踐以及仿真，最后將其通過FPGA實(shí)現(xiàn)（Vertex-5），系統(tǒng)時(shí)鐘125 MHz，可以滿足30 f/s的(2 000×2 048)像素的圖像。

全文鏈接：http://theprogrammingfactory.com/article/3000055558

中文引用格式： 楊學(xué)博，李磊，陳光拓. 彩色視頻增強(qiáng)算法關(guān)鍵技術(shù)FPGA實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2016，42(11)：37-39，43.
英文引用格式： Yang Xuebo，Li Lei，Chen Guangtuo，et al. Key technology of color video enhancement algorithm and FPGA implementation[J].Application of Electronic Technique，2016，42(11)：37-39，43.

20、基于ARM與FPGA的便攜式GNSS信號(hào)采集回放系統(tǒng)設(shè)計(jì)

摘要： 設(shè)計(jì)了一種基于ARM與FPGA的便攜式GNSS導(dǎo)航信號(hào)采集回放系統(tǒng)。該系統(tǒng)可采集復(fù)雜情況下的導(dǎo)航衛(wèi)星信號(hào)，并且增益可控，為導(dǎo)航接收機(jī)測(cè)試提供了特定的信號(hào)源。系統(tǒng)將導(dǎo)航衛(wèi)星信號(hào)經(jīng)射頻電路轉(zhuǎn)換為數(shù)字中頻信號(hào)，通過FPGA處理后保存至SATA硬盤。ARM處理器作為監(jiān)控端發(fā)送指令至FPGA，控制FPGA進(jìn)行數(shù)據(jù)采集與回放，同時(shí)接收監(jiān)控接收機(jī)串口發(fā)送的報(bào)文，提取載噪比信息，并繪制載噪比柱狀圖。該系統(tǒng)ARM端基于嵌入式Linux系統(tǒng)開發(fā)，采用Qt4設(shè)計(jì)用戶圖形界面，可擴(kuò)展及可移植性強(qiáng)，為系統(tǒng)的后續(xù)開發(fā)提供了保障。實(shí)驗(yàn)結(jié)果表明，該系統(tǒng)信號(hào)質(zhì)量滿足要求，ARM監(jiān)控端數(shù)據(jù)處理時(shí)間在200 ms～500 ms之間，實(shí)時(shí)性良好。

全文鏈接：http://theprogrammingfactory.com/article/3000054584

中文引用格式： 張婉明，李琦，李金海，等. 基于ARM與FPGA的便攜式GNSS信號(hào)采集回放系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2016，42(10)：58-61.
英文引用格式： Zhang Wanming，Li Qi，Li Jinhai，et al. Design of portable GNSS signal capture and playback system based on ARM and FPGA[J].Application of Electronic Technique，2016，42(10)：58-61.

21、基于多片F(xiàn)PGA的FHDS衛(wèi)星測(cè)控信號(hào)捕獲設(shè)計(jì)

摘要： 多片F(xiàn)PGA組成的星形系統(tǒng)可解決跳頻和直接序列混合擴(kuò)頻（FHDS）衛(wèi)星測(cè)控信號(hào)大時(shí)延差高動(dòng)態(tài)條件下的快速捕獲問題。捕獲搜索時(shí)采用1“主”+N“副”形式的Multi-FPGA組分時(shí)進(jìn)行多普勒搜索，主FPGA實(shí)現(xiàn)捕獲控制和快速解跳解擴(kuò)，其余N片F(xiàn)PGA實(shí)現(xiàn)碼片以下時(shí)間差的精細(xì)搜索和相干累積。針對(duì)信號(hào)體制和捕獲性能需求，所有芯片均采用Xilinx公司的基于RAM的XQR4VFX系列。本設(shè)計(jì)解決了單片宇航級(jí)FPGA資源受限條件下復(fù)雜捕獲問題，具有FPGA配置文件數(shù)目少、成本低、功耗低的優(yōu)點(diǎn)。

全文鏈接：http://theprogrammingfactory.com/article/3000053171

中文引用格式： 陳嘯，李廣俠，李志強(qiáng)，等. 基于多片F(xiàn)PGA的FHDS衛(wèi)星測(cè)控信號(hào)捕獲設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2016，42(7)：72-75.
英文引用格式： Chen Xiao，Li Guangxia，Li Zhiqiang，et al. Multi-FPGA acquisition of FHDS satellite TT&C signal[J].Application of Electronic Technique，2016，42(7)：72-75.

22、基于FPGA的SCL譯碼算法優(yōu)化與設(shè)計(jì)

摘要： 由于極化碼被指出在二進(jìn)制離散無記憶信道中具有實(shí)現(xiàn)其極限容量的理論性能，近年來極化碼在通信領(lǐng)域的貢獻(xiàn)日漸凸顯。極化碼的譯碼系統(tǒng)可采用軟件或者硬件方式實(shí)現(xiàn)，其中使用軟件方式時(shí)譯碼效率受限于CPU的串行處理模式，因此在具有并行工作模式的FPGA上進(jìn)行極化碼的譯碼實(shí)現(xiàn)對(duì)于通信系統(tǒng)來說具有非常大的意義。首先介紹了極化碼的SCL譯碼算法；然后針對(duì)該算法進(jìn)行優(yōu)化從而提高譯碼效率，以及針對(duì)該算法在FPGA上的實(shí)現(xiàn)進(jìn)行了定點(diǎn)量化的改進(jìn)；最后對(duì)譯碼器進(jìn)行硬件仿真，以及在FPGA上進(jìn)行了實(shí)現(xiàn)與性能分析。實(shí)驗(yàn)結(jié)果表明該譯碼器在碼長(zhǎng)為512時(shí)譯碼最高頻率為143.988 MHz，吞吐率為28.79 Mb/s。

全文鏈接：http://theprogrammingfactory.com/article/3000094610

中文引用格式： 廖海鵬，卿粼波，滕奇志，等. 基于FPGA的SCL譯碼算法優(yōu)化與設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2018，44(12)：1-4，8.
英文引用格式： Liao Haipeng，Qing Linbo，Teng Qizhi，et al. The optimization and design of SCL decoding algorithm based on FPGA[J]. Application of Electronic Technique，2018，44(12)：1-4，8.

23、AVS 3D實(shí)時(shí)解碼器在 FPGA/SoC平臺(tái)上的設(shè)計(jì)與實(shí)現(xiàn)

摘要： AVS(audio video coding standard)工作組針對(duì)3D視頻提出了雙目立體視頻編解碼方案。以AVS雙目拼接算法為核心，通過FPGA硬件加速模塊完成雙目立體ES流的語法元素解析，與SoC開發(fā)板Xilinx ZYNQ 7020協(xié)同工作，創(chuàng)新性地在FPGA/SoC協(xié)同平臺(tái)上實(shí)現(xiàn)了AVS 3D實(shí)時(shí)解碼器。

全文鏈接：http://theprogrammingfactory.com/article/3000003659

中文引用格式：任鵬飛,于鴻洋.AVS 3D實(shí)時(shí)解碼器在FPGA/SoC平臺(tái)上的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用,2015,41(05):28-31.

24、基于FPGA的AXI4總線時(shí)序設(shè)計(jì)與實(shí)現(xiàn)

摘要： 針對(duì)AXI4總線設(shè)備之間的高速數(shù)據(jù)傳輸需求，根據(jù)AXI4總線協(xié)議，設(shè)計(jì)實(shí)現(xiàn)了一種基于FPGA的AXI4總線讀寫時(shí)序控制方法。以FPGA為核心，采用VHDL語言，完成了滿足AXI4總線協(xié)議的讀猝發(fā)方式數(shù)據(jù)傳輸和寫猝發(fā)方式數(shù)據(jù)傳輸時(shí)序控制模塊的設(shè)計(jì)。利用FPGA內(nèi)部嵌入式系統(tǒng)提供的高性能數(shù)據(jù)傳輸接口完成AXI4時(shí)序控制模塊的功能驗(yàn)證。實(shí)際應(yīng)用表明，依據(jù)提出的設(shè)計(jì)方法實(shí)現(xiàn)的讀寫時(shí)序控制模塊能夠滿足AXI4總線協(xié)議規(guī)定的時(shí)序關(guān)系，實(shí)現(xiàn)數(shù)據(jù)的高速正確傳輸，總線數(shù)據(jù)傳輸速率能夠達(dá)到1.09 GB/s。

全文鏈接：http://theprogrammingfactory.com/article/3000005491

中文引用格式：馬飛,劉琦,包斌.基于FPGA的AXI4總線時(shí)序設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用,2015,41(06):13-15+19.

更多《電子技術(shù)應(yīng)用》優(yōu)秀論文集錦：

【AET論文集錦】基于Intel FPGA的《電子技術(shù)應(yīng)用》優(yōu)秀論文集錦

http://theprogrammingfactory.com/article/3000094830

【AET論文集錦】基于Xilinx FPGA的《電子技術(shù)應(yīng)用》優(yōu)秀論文集錦

http://theprogrammingfactory.com/article/3000094996

【AET論文集錦】室內(nèi)定位技術(shù)與算法

http://theprogrammingfactory.com/article/3000093264

【AET論文集錦】加油，北斗！

http://theprogrammingfactory.com/article/3000093438

【AET論文集錦】衛(wèi)星世家的最新成果